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Conformal Litmus

Delivers fastest path to full-chip constraints and CDC signoff

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Key Benefits

  • 業界初のサインオフスタティックタイマー統合: Conformal Litmusはサインオフ検証Tempus Timing Signoff Solutionのタイマーを統合しており、デザインや制約のモデリングをサインオフレベルで高精度に行うことが可能となり、RTL (Register-Transfer Level) で100%のサインオフ精度を提供します。
  • CDC構造のサインオフ: RTLの早期設計からインプリメンテーションまでフロー全体で、デザインのCDC構造を検証します。高性能な解析およびレポート機能により、迅速なサインオフ環境を提供し、デザインスケジュールを数週間から数か月短縮することができます。
  • タイミング制約サインオフ: ブロックレベルで制約の正確性および完全性をチェックし、SoCインテグレーションレベルでは階層ブロック対トップの整合性チェックが可能です。Conformal Litmusは疑似エラーなど設計者にとって不必要な情報が削減された高精度なレポートを生成するので、デバッグ時間を短縮し、サインオフ品質の制約を迅速に作成することが可能になります。
  • スマート分析:正確な疑似エラーの少ないレポートを生成し、設計とタイミング制約意図の相違点を検出。障害の根本原因の診断とサインオフを迅速に実行できるため、設計スケジュールを数週間から数か月短縮可能に
  • マルチCPUでの並列実行: 複数CPUコアを活用し検証を並列に実行することにより、従来ソリューションと比較しTATを1/10に短縮可能です。
お問合せはこちらより


今日の複雑な設計において、シリコンの一発貫通を成功させることがますます大きな課題となっています。構造チェックによるサインオフは、これを成功させるための重要なステップです。サインオフ品質のタイミング制約に集中して、積極的なパワー、パフォーマンス、エリア(PPA)における要件を満たすこと、また正確なタイミング制約を伴うクロックドメインクロッシング(CDC)でサインオフすることが、このプロセスにおいて重要です。

Cadence®のConformal®Litmusは、SoCレベルでタイミング制約のサインオフとCDCのサインオフを最速でパスさせることを実現する次世代ツールです。

Conformal Litmusの主要なテクノロジーメリット:

  • 業界初のSTAタイマーを統合:この統合により、Conformal LitmusはTempus™ Timing Signoff Solutionと同じ解釈を使用して設計とタイミング制約を正確にモデル化でき、レジスタ転送レベル(RTL)で100%のサインオフ精度をお客様に提供
  • マルチCPUの並列処理:複数コア間で検証を並列して実行することで、システムオンチップ(SoC)に比べ所要時間を1/10に短縮

タイミング制約サインオフ

SoCは、サブシステムを組み立てることで階層的に構築されており、サブシステムは、従来の設計と多くの市販IPで構成されています。独自のタイミングを考慮した目標に基づいてIPと各タイミング制約が開発・検証された後に、サブシステムとSoCが実現化されます。サインオフ品質のタイミング制約の収束には、IPレベルでのタイミング制約の正確性と完全性の検証と、SoCレベルでの整合性の検証が極めて重要です。

このようなタイミング制約サインオフの要件に対処するため、Conformal Litmusには一連の埋め込みルールが豊富に備わっており、タイミング制約の欠落、タイミング例外のオーバーラップ、IPレベルでの競合といった問題を検証します。IPレベルのタイミング制約意図がSoCレベルのタイミング制約意図と整合していることも確認します。

 

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Conformal Litmusのスマート分析では、デバッグ時間の短縮につながる正確な疑似エラーの少ないのレポートが生成されるため、サインオフ品質のタイミング制約の迅速な作成に役立ちます。

タイミング制約の等価性

設計がRTLから最終的なレイアウトに移行する段階で、タイミング制約が変換され、改良が複数回おこなわれます。タイミング制約は、RTLから最終レイアウトまで設計が進むにつれて、何度も更新され、改良がおこなわれます。この過程において、設計とタイミング制約の変更により、元の意図が失われる可能性があります。

たとえば、クローニング、デクローニング、バッファリングのような論理最適化が行われると、タイミング制約が持つ本来の設計意図を壊してしまう恐れがあります。ECOの論理変更では、タイミング例外制約が誤って影響を受けてしまう可能性があります。

論理等価性検証では、インプリメンテーションステップの前と後で設計意図が変わっていないことを証明できます。しかし、設計者は、タイミング制約の設計意図が同じであることも検証する必要があります。このようなタイミング制約の等価検証が実行されない場合、スケジュールの遅延が生じたり、コストに影響があるリスピンが発生したりする恐れがあります。

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Conformal Litmusにはタイミング制約の比較機能が備わっています。この機能により、インプリメンテーションフローの前ステップのタイミング制約が、後続のステップでも同じ意図で設定されていることを確認できます。これらの確認は、テープアウトまでのすべての段階のステップ間で、タイミング制約と設計意図が保持されていることを確認するために必要です。

CDCサインオフ

SoCシステムには、相互に非同期なクロックドメインで動作する、インターフェイスとサブブロックが複数備わっています。設計には非常に複雑な非同期のクロックスキームがあります。このスキームは、設計フローの全ての段階で検証しなければなりません。検証されない場合はこれらの交差は壊滅的で、コストがかさむチップのリスピンにつながる可能性があります。

Conformal LitmusのCDCサインオフは、初期RTLからインプリメンテーションまでのフローで、非同期クロックドメイン間のCDC構造の正確性を検証します。

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  • 簡単なセットアップ:タイミングサインオフ制約に対応し、強力なコントロール機能とレポート生成機能を備えたTCLスクリプト環境を装備。簡単なセットアップ:タイミングサインオフ制約に対応し、TCLスクリプトをベースとした強力な制御機能とレポート生成機能を備えています。Cadence Stylus Common User Interfaceにも対応します
  • 包括的なCDC検証:Conformal Litmusは包括的な検証を実施して同期スキームが適切に実装されていることを確認し、メタスタビリティを低減して、グリッチや再収束を防止。ハンドシェイクシンクロナイザ、バスシンクロナイザ、FIFOなど、複雑なCDC構造の正確性も検証します
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  • スマートサインオフ:Conformal Litmusでは、包括的な分析を実後、非常に直感的な方法で結果を提示。CDCインテントの理解に必要なすべてのインサイトをすぐに利用できるため、障害の根本原因を容易に診断でき、迅速なサインオフが可能になります
  • 能力:Conformal LitmusのマルチCPU並列処理インフラストラクチャは、非常に大規模なSoCレベルの設計を処理でき、数十億ものゲート設計規模にも対応可能。
  • ゲートレベルのネットリスト検証:統合後、さまざまな挿入ステップ(例:パワー、テスト、スキャン)において、予期せぬ交差が発生する可能性があります。Conformal Litmusのゲートレベルネットリスト分析により、チップに壊滅的な影響をおよぼす可能性がある、誤ったドメインクロッシングパスを特定できます。
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  • ケイデンスのデジタルおよびカスタム/アナログ設計フローがTSMCの最新N3EおよびN4Pプロセスで認証を取得 06/14/2022

  • AIで強化されたデジタル設計ソリューションCadence Cerebrus、 顧客の次世代設計において革新的な結果を実現 06/10/2022

  • ケイデンスのデジタル設計フルフロー、GlobalFoundries® 12LP/12LP+プロセス設計プラットフォームの認定を取得 05/20/2022

  • ケイデンスの3D-IC設計に関する講演がTSMC OIP Ecosystem Forum Customers’ Choice Awardを受賞 03/01/2022

  • ケイデンス、TSMCおよびMicrosoftとの協業を拡大 クラウド上での超大規模デザインのタイミングサインオフを加速 12/02/2021

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