Digital Design and Signoff

主要な利点

設計の規模や複雑さが増大し、パワー、パフォーマンス、エリアに対する目標がますます高くなっています。短縮し続ける過酷なスケジュールに対応し、設計者の注文に応える工夫が必要です。論理合成からインプリメンテーション、そしてサインオフまで、デジタル設計を包括的にサポートするケイデンスの設計フルフロープラットフォームにより、早期のデザインクロージャと予測性の向上を実現し、PPA（Power、Performance、Area）のターゲットを達成することが可能になります。

PPA最適化

Genus/Innovus iSpatial -論理合成からインプリメンテーションまでコアエンジンの統合により完結された最適化フロー

生産性の向上

エンジニアは、多数のブロックのフローを同時に素早く最適化し、その知識を次の設計に生かすことができます

優れたサインオフ解析

解析のボトルネックを排除し、予測性の高い最速な設計収束フロー

スケーラビリティ

クラウドにも対応した効率的な分散型計算機によるマシンラーニング技術

Design Creation

アーキテクチャレベルの抽象度からフィジカルインプリメンテーションレベルの制約生成までサポートする統合フロー

等価性検証

高速かつ正確なバグの検出と修正を行うために必要となる、信頼性の高い独立したフォーマル検証テクノロジ

機能ECO

設計の先見性および収束性を改善するECO自動化

Low Power検証

Low power設計の意図（intent）を高速かつ正確に作成・検証

高位／論理合成

PPA（Power、Performance、Area）の最適なバランスを生成

パワー解析

デザイン探索の段階でRTLのパワーを正確に解析

タイミング制約／CDCサインオフ

設計制約およびクロックドメインの完全かつ効率な生成・管理

テスト

業界標準の機能を完全に網羅し、SoCのテスト時間を短縮

インプリメンテーション

フロントエンド設計からサインオフまで包括的なフローを統合するインプリメンテーションアーキテクチャによって最適なPPAを達成

Innovus Implementation／フロアプランニング

大規模で複雑なチップにおいて迅速なデザインコンバージェンスを実現するには、より大きなキャパシティ、精度、自動化が必要です。

Cerebrus Intelligent Chip Explorer

マシンラーニングによるデジタルフルフローがインテリジェントチップ設計に革命をもたらす

優れたサインオフ解析

統合された解析エンジン、大規模並列処理、クラウド対応フローにより高精度かつ高速な設計収束を達成

シリコン・サインオフ／検証

クラウドにも対応する統合された使いやすい環境での電気的および物理的検証

Electrically Aware Design

スタンダードセルおよび複雑なI/Oの超高速なキャラクタライゼーションソリューション

Technologies

3D-IC設計

電力削減、パフォーマンス向上、小さなフォームファクタに最大限の機能を搭載

先端ノード

20nm以下のデジタル設計に対応する革新的な機能

Arm®ベースの設計

Armベースのアプリケーション設計に向けて最適化されたデジタル設計フロー

低消費電力

パワー目標を達成するためのサインオフ

ミックスシグナル設計ソリューション

包括的でアナログ、デジタル相互運用可能な実証済みのミックスシグナルの実装と検証

AI／マシンラーニング・ソリューション

より卓越した設計の実現に向けて

Designed with Cadence Digital

Learn how our customers use the digital full flow to achieve better predictability, power, performance, and area while reducing time to market

Imagination Uses Cadence Digital Full Flow for GPU Development

Learn how Imagination uses the latest Cadence digital design and simulation solutions to deliver leading-edge GPU technology for...

Renesas Adopts Cadence Cerebrus for AI-Driven Digital Flow Optimization

Learn how Renesas has been using machine learning-driven Cadence Cerebrus Intelligent Chip Explorer to automatically optimize the digital...

Design Creation

Start with an integrated flow that balances the architectural-level abstraction of the design alongside the detailed physical implementation constraints

Logic Equivalence Checking

Trusted, independent formal verification technology for fast, accurate bug detection and correction

Functional ECO

Delivering ECO automation for greater predictability and design convergence

Low-Power Validation

Delivering fast and accurate creation and verification of power intent

Synthesis

Creating the best balance of PPA

Power Analysis

Accurately measure RTL power consumption during design exploration

Constraints and CDC Signoff

A complete and efficient path to develop and manage constraints and clock-domain crossings (CDCs)

Test

Reducing SoC test time with a complete suite of industry-standard capabilities

Design Implementation

Achieve the best PPA with an implementation architecture that is integrated from design creation to signoff

Innovus Implementation and Floorplanning

Achieving rapid design convergence in large, complex chips requires greater capacity, accuracy, and automation

Integrity 3D-IC

3D design and signoff platform for system-level optimization

Cerebrus Intelligent Chip Explorer

Machine learning-enabled digital full flow revolutionizing intelligent chip design

Superior Signoff

Achieve accuracy and faster design convergence with integrated engines and massively parallel, cloud-ready flow

Silicon Signoff and Verification

Electrical and physical verification tasks in an integrated, easy-to-use cloud-ready environment

Library Characterization

Ultra-fast cell library characterization solution for standard cells and complex I/Os

Technologies

3D-IC Design

Reduce power, raise performance, and get maximum functionality in a smaller form factor

Advanced Node

Innovative capabilities for digital designs at 20nm and below

Arm®-Based Designs

Digital design flows optimized for Arm-based applications

Low Power

Achieve power targets and signoff with confidence

Mixed-Signal Design

Comprehensive, interoperable, and proven mixed-signal verification and implementation

AI / Machine Learning Solutions

Design excellence and enablement

Resources

white paper

Best Full-Flow PPA

Cadence revolutionized the way digital designers could solve their design challenges by revamping the entire digital tool suite with key enhancements to deliver faster turnaround time and best-in-class power, performance, and area (PPA) optimization.

Video

Machine Learning Implementation in DFM Signoff and Auto-Fixing Flow

Video

Raspberry Pi Uses Cadence to Design Computers for Everybody

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Anirudh Devgan Update on ML for Chip Design, Cadence Cerebrus Intelligent Chip Explorer

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