Cadence® Virtuoso® Variation Option は、ケイデンスのVirtuoso ADE AssemblerおよびVirtuoso ADE Verifierの統計的ばらつき機能を拡張して、より高度な統計解析を任意のデザインで実行できるようにします。先端プロセスノード設計には、特殊なテクノロジーも利用できます。
統計サンプルの並べ替え
特に先端プロセスノードまたは低 Vddで、3シグマ設計に関連する重要な課題に直接対処します。Virtuoso Variation Optionは、サンプルを並べ替えてワースト・サンプルを最初にシミュレートすることにより、回路の歩留まりを検証したり、コーナーを効率的に作成したりするための統計的アプローチを提供します。この方法は、16nm以下でFinFETテクノロジーをさらに高速化するために、主要なファウンドリと共同開発されています。
4、5、または6シグマ解析の高歩留まり見積もり
非常に大容量のデバイス (メモリ・デバイスなど) や、部品の故障が許されないケース (自動車の安全装置や医療機器など) に回路制限をテストする場合は、パラメトリックな高歩留まり見積もりが必要になることがよくあります。Virtuoso Variation Optionは、ニーズと条件を満たし、一致させるための2つのシミュレーション方法を提供します:
- Scaled-sigma sampling (SSS): この推奨の統計的手法は、標準偏差がスケールアップされたサンプルを生成します。これは、非線形動作についてWCDよりも正確であり、統計パラメータと仕様が多数ある場合に効率的です。
- Worst-case distance (WCD): この統計的手法は、process/mismatchパラメータ空間のノミナル・ポイントから仕様境界までの最短距離を定義します。WCDは通常、仕様ごとに100未満のシミュレーションを必要とするため、監視／変更が必要な仕様／パラメータの数が少ないデザインに適しています。
自動化された歩留まり改善フロー
Virtuoso Variation Optionには、すべての設計基準を満たし、可能な限り最高の歩留まりを持つ状態に設計を戻す“Improve Yield” コマンドがあります。そのようなポイントに達していない場合は、現在の基準で反復解析を実行し、そのデザインで可能な最高の歩留まりの条件を決定します。
ミスマッチ寄与解析
Virtuoso Variation Optionには、ミスマッチばらつきの重要な要因を特定するのに役立つモンテカルロ後処理機能であるミスマッチ寄与解析機能があります。次に、回路図で識別されたデバイスを変更して、ミスマッチばらつきに対する設計の感度を下げることができます。
ISO 26262用Automotive TCL1認定
“Fit for Purpose - Tool Confidence Level 1 (TCL1)” 認定を達成するための業界初のアナログ／ミックスシグナル設計の実装と検証フローにより、厳しいISO 26262自動車安全要件を満たすことができます。アナログ／ミックスシグナル設計の実装と検証のフローは、Virtuoso ADE Product SuiteとSpectre Circuit Simulation Platformを使用して、作成とシミュレーションから物理的な実装と検証まで、トランジスタレベルの設計をもたらします。Virtuoso ADE Verifierは、設計エンジニアに、設計の信頼性を高めるために、個々の回路仕様に対する安全仕様を検証するための統合された手段を提供します。セーフティ・マニュアル、Tool Confidence Analysis (TCA) ドキュメント、およびTÜV SÜDのコンプライアンス・レポートの詳細については、Cadence Online Supportで Functional Safety Documentation Kitsをダウンロードしてください。
