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ケイデンスのデジタル設計/サインオフ検証ソリューションは、早期のデザイン・クロージャーと予測性の高い設計フローを実現し、パワー、パフォーマンス、エリア(PPA)の目標を達成します。

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カスタムIC/アナログ/RF設計

ケイデンスのカスタム、アナログおよびRF設計ソリューションは、ブロック・レベルおよびミックスシグナルデザインのシミュレーションから自動配線、ライブラリ・キャラクタライゼーションまで、多くのタスクを自動化することで設計TATを短縮できます。

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ケイデンスのVerification Suiteに統合されたシステム設計および検証ソリューションは、シミュレーション、アクセラレーション、エミュレーション、および検証マネージメント機能を提供します。

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様々なアプリケーションに向けたSoC設計をカスタマイズするための広範なIPプラットフォーム。

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ケイデンスのICパッケージ設計製品は、先進パッケージング、システムのプランニング、相互互換なマルチファブリック設計をサポートし、自動化による効率化と高精度な設計を実現します。

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ケイデンスのシステム解析ソリューションは、高精度な電磁界ソルバーおよびシミュレーション技術を提供し、システムが広範囲な動作条件下で動作することを検証します。

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ケイデンスのPCB設計ソリューションは、コンポーネント設計とシステムレベルシミュレーションの統合によりコンストレイント・ドリブンな設計フローを提供し、より短時間で予測可能な設計サイクルを実現します。

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Virtuoso Analog Design Environment

Advanced design simulation for fast and accurate verification

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Key Benefits

  • Reduced learning curve with a simulator-independent environment
  • Maximum efficiency in the script-driven mode
  • Accelerated debug process using a variety of built-in analog analysis tools
  • Facilitated design correction via easy comparison of pre- and post-parasitic extracted designs
  • Quick detection of circuit problems via a clear visualization cockpit
  • TÜV SÜD “Fit for Purpose – TCL1” certified to meet ISO 26262 automotive functional safety requirements

Designed to help users create manufacturing-robust designs, the Cadence® Virtuoso® Analog Design Environment is the advanced design and simulation environment for the Virtuoso platform. It gives designers access to a new parasitic estimation and comparison flow and optimization algorithms that help to center designs better for yield improvement and advanced matching and sensitivity analyses. By supporting extensive exploration of multiple designs against their objective specifications, the Virtuoso Analog Design Environment sets the standard in fast and accurate design verification.

Automotive TCL1 Certified for ISO 26262

The industry’s first analog/mixed-signal design implementation and verification flow to achieve “Fit for Purpose - Tool Confidence Level 1 (TCL1)” certification enables you to meet stringent ISO 26262 automotive safety requirements. The flow brings transistor-level designs from creation and simulation through physical implementation and verification using the Virtuoso ADE Product Suite and the Spectre® Circuit Simulation Platform. The Virtuoso ADE Verifier provides design engineers with an integrated means to validate the safety specifications against individual circuit specifications for design confidence. For information on the safety manuals, Tool Confidence Analysis (TCA) documents, and compliance reports from TÜV SÜD, download the Functional Safety Documentation Kits through Cadence Online Support.

日本語データシート

  Virtuoso Analog Design Environment Family データシート

  • Related Products

    • Virtuoso ADE Assembler
    • Virtuoso ADE Product Suite
    • Virtuoso ADE Explorer
    • Virtuoso ADE Verifier
    • Spectre Accelerated Parallel Simulator
    • Virtuoso Schematic Editor
Resource Library

Press Releases (22)

  • Cadence Integrity 3D-IC Platform、5LPE Design StackのNative 3D Partitioning FlowでSamsung Foundryの認証を取得 | Cadence
  • Cadence Integrity 3D-IC Platform Qualified by Samsung Foundry for Native 3D Partitioning Flow on 5LPE Design Stack | Cadence
  • ケイデンスのデジタル設計およびカスタム/アナログ設計フローがTSMCの最新N3およびN4プロセステクノロジーで認証を取得 | Cadence
  • タワーセミコンダクターとケイデンス、先進5Gおよびオートモーティブ関連ICの開発に向けた新しいリファレンスフローを発表 | Cadence
  • ケイデンス、TSMCと協業しN3およびN4プロセス対応を強化、モバイル、AI、ハイパースケールコンピューティングアプリケーションの開発を加速 | Cadence
  • Cadence Custom/AMS Flow Certified for Samsung 5LPE Process Technology | Cadence
  • Cadence Expands Virtuoso Platform with Enhanced System Design, Advanced Node Support down to 5nm, and Simulation-Driven Layout | Cadence
  • ケイデンスツールおよびフローがTSMCの12FFCプロセス向けに認証を取得 | Cadence
  • Cadence Tools and Flows Achieve Production-Ready Certification for TSMC’s 12FFC Process | Cadence
  • ケイデンスのカスタム/アナログ、デジタルおよびサインオフツール、Samsungの28FDSプロセス技術で認証取得 | Cadence
  • ケイデンスのデジタル、サインオフ、およびカスタム/アナログツール、Samsungの7LPPおよび8LPPプロセス技術で利用可能に | Cadence
  • Cadence Custom/Analog, Digital and Signoff Tools Achieve Certification on Samsung 28FDS Process Technology | Cadence
  • MathWorksとケイデンス、データマイニングおよび解析を加速する新しい統合環境を発表 | Cadence
  • ケイデンス、TSMC 7nmプロセステクノロジー向けに認証を取得 | Cadence
  • Virtuoso Analog Design Environment (ADE)がElectronic Products Magazine社のProduct of the Year賞を受賞! | Cadence
  • 日立、ミックスシグナル設計検証向けにケイデンスのAMSモデルベース検証手法およびツール群を採用 | Cadence
  • Cadence Unveils Next-Generation Virtuoso Platform Featuring Advanced Analog Verification Technologies and 10X Performance Improvements Across Platform | Cadence
  • Silicon Labs Significantly Reduces Design Time Using the Cadence Mixed-Signal Low-Power Flow | Cadence
  • Cadence Collaborates with Lumerical and PhoeniX Software to Offer Virtuoso Platform-Based Design Flow for Electronic /Photonic ICs | Cadence
  • Cadence Unveils Virtuoso Advanced-Node Platform for 10nm Processes | Cadence
  • Cadence and Intel Collaborate to Release 14nm Library Characterization Reference Flow for Customers of Intel Custom Foundry | Cadence

Video (5)

  • Celebrating 25 Years of Virtuoso Innovation
  • Cadence In-Design DFM-LDE Adoption in ST SmartPower PDK
  • Transistor-Level Reliability Analysis for Advanced Node
  • Verifying the RTL in an Analog Circuit
  • Addressing MCU Mixed-Signal Design Challenges for SoCs and IoT

Webinar (2)

  • Addressing Smart Sensor Design Challenges for SoCs and IoT Webinar (IoT Webinar Series - Part 2)
  • Addressing Smart Sensor Design Challenges for SoCs and IoT (Part 1)

Success Story Video (1)

  • Transistor-Level Reliability Analysis for Advanced Node

Datasheet (6)

  • Virtuoso ADE Explorer Datasheet
  • Virtuoso Variation Option Datasheet
  • Cadence® Virtuoso® ADE Assembler is an advanced design and simulation environment that extends the capabilities of Virtuoso ADE Explorer, adding all the tests needed to fully verify a design over all operational, process, and environmental conditions.
  • Virtuoso Analog Design Environment GXL Datasheet
  • Virtuoso Analog Design Environment XL Datasheet
  • Virtuoso Analog Design Environment L Datasheet

Customers Success (3)

  • Moving to UVM-MS to Meet Coverage Goals Case Study
  • Cadence and Melexis Success Story
  • Cadence and Fuji Electric Success Story

White Paper (2)

  • Save Time and Minimize Errors by Automating Co-Design and Co-Analysis of Chips, Boards, and Packages
  • Plan-Based Analog Verification Methodology White Paper
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News ReleasesVIEW ALL
  • Cadence Integrity 3D-IC Platform、5LPE Design StackのNative 3D Partitioning FlowでSamsung Foundryの認証を取得 11/18/2021

  • ケイデンスのデジタル設計およびカスタム/アナログ設計フローがTSMCの最新N3およびN4プロセステクノロジーで認証を取得 10/22/2021

  • タワーセミコンダクターとケイデンス、先進5Gおよびオートモーティブ関連ICの開発に向けた新しいリファレンスフローを発表 08/16/2021

  • ケイデンス、TSMCと協業しN3およびN4プロセス対応を強化、モバイル、AI、ハイパースケールコンピューティングアプリケーションの開発を加速 05/28/2021

  • Cadence Custom/AMS Flow Certified for Samsung 5LPE Process Technology 10/17/2019

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