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デジタル設計/サインオフ

ケイデンスのデジタル設計/サインオフ検証ソリューションは、早期のデザイン・クロージャーと予測性の高い設計フローを実現し、パワー、パフォーマンス、エリア(PPA)の目標を達成します。

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カスタムIC/アナログ/RF設計

ケイデンスのカスタム、アナログおよびRF設計ソリューションは、ブロック・レベルおよびミックスシグナルデザインのシミュレーションから自動配線、ライブラリ・キャラクタライゼーションまで、多くのタスクを自動化することで設計TATを短縮できます。

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システム設計/検証

ケイデンスのVerification Suiteに統合されたシステム設計および検証ソリューションは、シミュレーション、アクセラレーション、エミュレーション、および検証マネージメント機能を提供します。

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IP

様々なアプリケーションに向けたSoC設計をカスタマイズするための広範なIPプラットフォーム。

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ケイデンスのICパッケージ設計製品は、先進パッケージング、システムのプランニング、相互互換なマルチファブリック設計をサポートし、自動化による効率化と高精度な設計を実現します。

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システム解析

ケイデンスのシステム解析ソリューションは、高精度な電磁界ソルバーおよびシミュレーション技術を提供し、システムが広範囲な動作条件下で動作することを検証します。

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組み込みソフトウェア

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ケイデンスのPCB設計ソリューションは、コンポーネント設計とシステムレベルシミュレーションの統合によりコンストレイント・ドリブンな設計フローを提供し、より短時間で予測可能な設計サイクルを実現します。

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Integrated design and verification technologies and methodologies for chips to packages to boards to systems

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    • プリント基板設計/解析

Having the right tools to design and verify your chips has never been more important. After all, you're trying to stay on top of Moore's Law and meet the design challenges that come with this. However, with electronic circuits being an integral component of so many products, design and verification also extends to packages, boards, and the whole system.

To help you create high-quality, differentiated electronic products, Cadence offers a broad portfolio of tools to address an array of challenges related to custom IC, digital, IC package, and PCB design and system-level verification. Find the tools and methodologies you need to meet your power, performance, and area targets; overcome mixed-signal design constraints; achieve faster design closure; and much more.

Videos

NVIDIA Handles Complexity with Palladium Z1 Platform

The New Sound of Analog Design: Simplify Design Verification with Virtuoso ADE Product Suite

RTL Design, Genus Style: The scoop on how you can get hours of your life back

In Sync with Innovus Technology: Learn how Genus and Innovus technologies are tightly correlated.

Celebrating 25 Years of Virtuoso Innovation

News ReleasesVIEW ALL
  • ケイデンス、NUMECA社の買収を完了 02/25/2021

  • Cadence's Lip-Bu Tan to Present at Morgan Stanley Conference 02/23/2021

  • Cadence Reports Fourth Quarter and Fiscal Year 2020 Financial Results 02/22/2021

  • ケイデンス、MITに500万ドルを寄付、AI、マシンラーニング、データ解析分野の研究を助成 02/02/2021

  • ケイデンス、NUMECA社を買収、数値流体力学におけるシステム解析機能を拡充 01/21/2021

Blogs VIEW ALL
Customers

Our next system-on-chip (SoC) projects will be on a 16nm process, and the Innovus Implementation System can enable much larger blocks than previously possible, decreasing area and top-level complexity.

Debashis Basu, ‎SVP Engineering, Silicon and Systems Engineering, Juniper Networks

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The Palladium Z1 platform uniquely met our requirements due to its reliability as a datacenter compute resource, offering advanced multi-user capabilities and scalability from small four-million-gate verification payloads to multi-billion gate designs.

Daniel Diao, Deputy General Manager of the Turing Processor Business Unit, Huawei

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Electrically aware design can enable us to save several iterations on the design of each block sensitive to parasitic effects. Depending on block complexity, design time savings can range from half a day to several days per block.

Martin Kejhar, Senior Technical Staff Engineer and Scientist, ON Semiconductor

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Products A-Z

A

  • Assura Physical Verification

C

  • Cadence Pattern Analysis
  • CMP Predictor
  • Conformal Constraint Designer
  • Conformal ECO Designer
  • Conformal Equivalence Checker
  • Conformal Litmus
  • Conformal Low Power
  • Conformal Overview
  • Conformal Smart LEC

F

  • First Encounter Design Exploration and Prototyping

I

  • Indago Debug Analyzer App
  • Innovus Implementation System

J

  • JasperGold Control and Status Register App
  • JasperGold Formal Property Verification App
  • JasperGold Formal Verification Platform
  • JasperGold Sequential Equivalence Checking App
  • Joules RTL Power Solution

L

  • LDE Electrical Analyzer
  • Legato Memory Solution
  • Legato Reliability Solution
  • Liberate AMS Mixed-Signal Characterization
  • Liberate Characterization Solution
  • Liberate LV Library Validation Solution
  • Liberate MX Memory Characterization
  • Liberate Trio Characterization Suite
  • Liberate Variety Statistical Characterization
  • Litho Physical Analyzer

M

  • MaskCompose Reticle and Wafer Synthesis Suite
  • MathWorksとケイデンスのソリューション

P

  • Pegasus Verification System
  • Physical Verification System
  • Process Proximity Compensation

Q

  • Quantus Extraction Solution
  • QuickView Signoff Data Analysis Environment

S

  • SimVision Debug
  • Spectre Accelerated Parallel Simulator
  • Spectre AMS Designer
  • Spectre eXtensive Partitioning Simulator (XPS)
  • Spectre RF Option
  • Spectre X Simulator
  • Spectreシミュレーション・プラットフォーム
  • Stratus High-Level Synthesis

T

  • Tempus Timing Signoff Solution
  • Tensilica Processor IP

V

  • Virtuoso ADE Assembler
  • Virtuoso ADE Explorer
  • Virtuoso ADE Product Suite
  • Virtuoso ADE Verifier
  • Virtuoso Analog Design Environment
  • Virtuoso DFM
  • Virtuoso Digital Implementation
  • Virtuoso Integrated Physical Verification System
  • Virtuoso Layout Suite
  • Virtuoso Layout Suite EAD
  • Virtuoso RF Solution
  • Virtuoso Schematic Editor
  • Virtuoso Space-Based Router
  • Voltus IC Power Integrity Solution
  • Voltus-Fi Custom Power Integrity Solution

A Great Place to Do Great Work!

Sixth year on the FORTUNE 100 list

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