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カスタムIC/アナログ/RF設計

ケイデンスのカスタム、アナログおよびRF設計ソリューションは、ブロック・レベルおよびミックスシグナルデザインのシミュレーションから自動配線、ライブラリ・キャラクタライゼーションまで、多くのタスクを自動化することで設計TATを短縮できます。

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ケイデンスのICパッケージ設計製品は、先進パッケージング、システムのプランニング、相互互換なマルチファブリック設計をサポートし、自動化による効率化と高精度な設計を実現します。

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システム解析

ケイデンスのシステム解析ソリューションは、高精度な電磁界ソルバーおよびシミュレーション技術を提供し、システムが広範囲な動作条件下で動作することを検証します。

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Low Power設計ソリューション

設計からサインオフまで対応する包括的で相互運用可能な実証済みのメソドロジ

  • Low-Power Solution
  • Power-Aware Verification
  • Power-Aware Implementation

Key Benefits

  • アーキテクチャの最適化、消費電力の予測と解析、機能検証、実装とサインオフ、IPに至るまでデジタル/ミックスシグナル設計をカバーし、チップおよびシステムレベルの設計を包括的にサポートするLow Powerソリューション
  • 業界標準の2つのパワーインテント・フォーマット(CPFおよびIEEE 1801)に対応し、お客様の選択に合わせた設計フローを提供
  • 数千件の設計において、再設計のリスクを軽減し、製品の開発期間とコストを削減した実績

バイルデバイスの設計に限られたものではなくなりました。電源管理は、アーキテクチャの段階から、チップとシステムのサインオフまで、設計フローのあらゆる段階に関係するため、EDAツールにはLow Power設計への総合的な取り組みが必要とされます。

ケイデンスのLow Powerソリューションでは、アーキテクチャから機能検証、解析、実装、サインオフにいたるまで、設計フローのあらゆる段階で、消費電力を考慮することが可能です。

高位合成(HLS)メソドロジを使用することで、設計の高位レベル記述の時点から、Low Power志向のアーキテクチャ/マイクロアーキテクチャのオプションを検討し、選択できる、という利点があります。これは、PPA(Power、Performance、Area)の最終結果に最も影響を与えると考えられている設計初期の段階で、PPAの最適なバランスを決定するのに役立ちます。

RTLとパワーインテントが準備された段階で、パワーインテント自体の整合性、正当性チェックを実行することができます。これにより、設計者がLow Powerフローを先に進める際、予期しない出来事が発生するのを防げます。ケイデンスのソリューションでは、パワーインテント向けの業界標準フォーマットであるIEEE 1801とCPFの両方に対応します。Low Power設計に対応するケイデンスのシミュレーション、エミュレーション、フォーマル検証ツールは、設計の機能モードとLow Powerモード間の整合性を検証します。これは、現場でチップやシステムに不具合を引き起こす恐れのある、設計やパワーインテントに関する見つけにくいバグを回避するのに大変役立ちます。

インプリメンテーション設計においても、パワーインテントを考慮し、諸条件のバランスを取り、リーク電流とダイナミック電流を最適化することで、高い設計品質(QoR: Quality of Result)をもたらすLow Power設計を実現します。ケイデンスのソリューションは、実装のあらゆる段階で設定されたパワーインテントに準拠しているかどうかを検証します。サインオフ検証ツールもパワーインテントが正しく実装されていることを確認し、再設計や製品の遅れを防ぎ、製品コストを削減します。

また、ケイデンスのLow Powerソリューションでは、チップとシステムレベル間でデータを受け渡すことにより、チップ、基板、パッケージに渡るシステム全体のパワーインテグリティが達成されていることを包括的に検証します。

ケイデンスは、ミックスシグナル設計においてもLow Power設計を可能にし、さらに、組み込みプロセッサコアやインターフェースIPなども消費電力を最適化し提供します。

ケイデンスのLow Powerソリューションは、これまで数千件もの設計の製造に使用されています。

  • 関連製品

    • Stratus High-Level Synthesis
    • Genus Synthesis Solution
    • Innovus Implementation System
    • Tempus Timing Signoff Solution
    • Voltus IC Power Integrity Solution
    • Conformal Low Power
    • Joules RTL Power Solution
    • Perspec System Verifier
    • vManager Verification Management
    • Palladium Dynamic Power Analysis
    • Cadence Modus DFT Software Solution
    • Conformal Low Power
    • JasperGold Low-Power Verification App
    • [REDIRECT] Incisive Enterprise Simulator
    • Palladium Z1 Enterprise Emulation Platform
    • Protium Desktop Prototyping Platform
    • Palladium Dynamic Power Analysis
    • Indago Debug Platform
Resource Library

Video (11)

  • Low-Power Mixed-Signal Verification of Freescale Kinetis Products
  • Closing Gaps in Mixed-Signal Power Implementation Using a Consistent Power Intent
  • Developing 4G Wireless Designs with Cadence CPF-Driven Low-Power Solution
  • Accurate Low Power verification on a Complex Low Power Design using CLP
  • Freeescale Semiconductor - Cadence Low-Power Solution for Kinetis SoC
  • X-FAB Revamps Low-Power Design Flow with CPF
  • Lowering Leakage Power in ARM Cortex-A17 Processor-based SoCs at GLOBALFOUNDRIES
  • Low-Power Summit ARM Sathya Subramanian
  • Introducing Low-power Verification RAK
  • PMC - Power Estimation – An Evolving Science
  • Design Challenges in Developing Sub-Volt IP Designs for IoT Applications

White Paper (2)

  • A Better Tool for Functional Verification of Low-Power Designs with IEEE 1801 UPF White Paper
  • Building Energy-Efficient ICs from the Ground Up White Paper

Success Story Video (1)

  • Lowering Leakage Power in ARM Cortex-A17 Processor-based SoCs at GLOBALFOUNDRIES

Press Releases (2)

  • Silicon Labs Significantly Reduces Design Time Using the Cadence Mixed-Signal Low-Power Flow
  • ヤマハ、Cadence Low-Power Solution を使用してモバイル向け最新チップのリーク電流を50%削減

Presentation (1)

  • Bluetooth Smart and Low-Power Innovation
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Videos

Closing Gaps in Mixed-Signal Power Implementation Using a Consistent Power Intent

Developing 4G Wireless Designs with Cadence CPF-Driven Low-Power Solution

Accurate Low Power verification on a Complex Low Power Design using CLP

Freeescale Semiconductor - Cadence Low-Power Solution for Kinetis SoC

Lowering Leakage Power in ARM Cortex-A17 Processor-based SoCs at GLOBALFOUNDRIES

Low-Power Summit ARM Sathya Subramanian

News ReleasesVIEW ALL
  • Cadence Announces Fourth Quarter and Fiscal Year 2020 Financial Results Webcast 01/08/2021

  • Samsung Foundry、ケイデンスのシステム解析ツールフロー、 先進パッケージングデザインツールフローを2.5/3Dチップ設計向けに認証 12/17/2020

  • Samsung Foundry、5nm設計向けにSpectre X Simulatorを採用 12/11/2020

  • Rockley Photonics、ハイパースケールデータセンター向け高性能システム開発に関してケイデンスと協業 12/02/2020

  • Julia Liuson氏がケイデンスのBoard of Directorに就任 12/01/2020

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