Low Power設計ソリューション

バイルデバイスの設計に限られたものではなくなりました。電源管理は、アーキテクチャの段階から、チップとシステムのサインオフまで、設計フローのあらゆる段階に関係するため、EDAツールにはLow Power設計への総合的な取り組みが必要とされます。

ケイデンスのLow Powerソリューションでは、アーキテクチャから機能検証、解析、実装、サインオフにいたるまで、設計フローのあらゆる段階で、消費電力を考慮することが可能です。

高位合成（HLS）メソドロジを使用することで、設計の高位レベル記述の時点から、Low Power志向のアーキテクチャ/マイクロアーキテクチャのオプションを検討し、選択できる、という利点があります。これは、PPA（Power、Performance、Area）の最終結果に最も影響を与えると考えられている設計初期の段階で、PPAの最適なバランスを決定するのに役立ちます。

RTLとパワーインテントが準備された段階で、パワーインテント自体の整合性、正当性チェックを実行することができます。これにより、設計者がLow Powerフローを先に進める際、予期しない出来事が発生するのを防げます。ケイデンスのソリューションでは、パワーインテント向けの業界標準フォーマットであるIEEE 1801とCPFの両方に対応します。Low Power設計に対応するケイデンスのシミュレーション、エミュレーション、フォーマル検証ツールは、設計の機能モードとLow Powerモード間の整合性を検証します。これは、現場でチップやシステムに不具合を引き起こす恐れのある、設計やパワーインテントに関する見つけにくいバグを回避するのに大変役立ちます。

インプリメンテーション設計においても、パワーインテントを考慮し、諸条件のバランスを取り、リーク電流とダイナミック電流を最適化することで、高い設計品質（QoR: Quality of Result）をもたらすLow Power設計を実現します。ケイデンスのソリューションは、実装のあらゆる段階で設定されたパワーインテントに準拠しているかどうかを検証します。サインオフ検証ツールもパワーインテントが正しく実装されていることを確認し、再設計や製品の遅れを防ぎ、製品コストを削減します。

また、ケイデンスのLow Powerソリューションでは、チップとシステムレベル間でデータを受け渡すことにより、チップ、基板、パッケージに渡るシステム全体のパワーインテグリティが達成されていることを包括的に検証します。

ケイデンスは、ミックスシグナル設計においてもLow Power設計を可能にし、さらに、組み込みプロセッサコアやインターフェースIPなども消費電力を最適化し提供します。

ケイデンスのLow Powerソリューションは、これまで数千件もの設計の製造に使用されています。