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ケイデンスのデジタル設計/サインオフ検証ソリューションは、早期のデザイン・クロージャーと予測性の高い設計フローを実現し、パワー、パフォーマンス、エリア(PPA)の目標を達成します。

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カスタムIC/アナログ/RF設計

ケイデンスのカスタム、アナログおよびRF設計ソリューションは、ブロック・レベルおよびミックスシグナルデザインのシミュレーションから自動配線、ライブラリ・キャラクタライゼーションまで、多くのタスクを自動化することで設計TATを短縮できます。

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ケイデンスのVerification Suiteに統合されたシステム設計および検証ソリューションは、シミュレーション、アクセラレーション、エミュレーション、および検証マネージメント機能を提供します。

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様々なアプリケーションに向けたSoC設計をカスタマイズするための広範なIPプラットフォーム。

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ケイデンスのICパッケージ設計製品は、先進パッケージング、システムのプランニング、相互互換なマルチファブリック設計をサポートし、自動化による効率化と高精度な設計を実現します。

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システム解析

ケイデンスのシステム解析ソリューションは、高精度な電磁界ソルバーおよびシミュレーション技術を提供し、システムが広範囲な動作条件下で動作することを検証します。

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ケイデンスのPCB設計ソリューションは、コンポーネント設計とシステムレベルシミュレーションの統合によりコンストレイント・ドリブンな設計フローを提供し、より短時間で予測可能な設計サイクルを実現します。

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FPGA Development

Comprehensive Flow for Complex FPGAs

Key Benefits

  • From system design, to verification, to board implementation flow
  • Scalable verification methodology
  • Native integration into FPGA vendor flows
  • Complete set of tools and methodologies for DO-254 compliance
  • Methodology and tool support for DO-254 verification requirements traceability

Due to the ever-increasing costs of development and manufacturing of custom IC devices as well as the flexibility that FPGAs provide, many system houses use FPGA devices not just for prototype or early availability runs, but for the entire life of the product. The result is the number of designs that are implemented in FPGAs is growing, and the complexity of those designs is increasing, requiring more powerful EDA tools for design, up-front verification, debug, and implementation.

Cadence offers a variety of tools and methodologies that enable users to develop their FPGA designs quickly and effectively to improve quality and time to FPGA signoff. Our tools and our FPGA vendor relationships help users avoid long programming and field testing cycles.

Let us help you:

  • Track and sign off top-level requirements through all transformations for safety
  • Use techniques and methodologies to improve design productivity
  • Improve design creation and reuse of code
  • Implement system synthesis that feeds FPGA synthesis tools
  • Integrate coverage between formal and simulation increase coverage

Our portfolio includes:

  • Ability to track requirements through signoff for high-reliability, safety-critical, or any complex FPGA design projects with the vManager™ Metric-Driven Signoff Platform
  • Automatic creation of high-quality register-level (RTL) design implementations for FPGA designs with Stratus™ High-Level Synthesis
  • Broad memory and protocol support with Cadence® design IP, memory IP, and verification IP (VIP)
  • Formal verification through JasperGold® Apps to find more bugs in less time and earlier in the design process
  • High-performance simulation with comprehensive VHDL, SystemVerilog, and other language support with the Xcelium™ Parallel Logic Simulator
  • Rapid prototyping with debug and emulation congruence with Protium™ S1 FPGA-Based Prototyping Platform
  • Fast system debug, acceleration, and emulation with Palladium® Z1 Enterprise Emulation Platform
  • Rapid generation of system stimulus with the Perspec™ System Verifier
  • Automatic pin assignment synthesis for rapid PCB development with the Allegro® FPGA System Planner

 

FPGA Flow
FPGA Flow
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    • Allegro FPGA System Planner
    • Jasper RTL Apps
    • Palladium Z1 Enterprise Emulation Platform
    • Perspec System Verifier
    • Protium S1 Desktop Prototyping Platform
    • Stratus High-Level Synthesis
    • 検証IP
    • vManager Verification Management
    • Xcelium Logic Simulation
Resource Library

Video (10)

  • New Cadence Products Expand the Verification Suite: Xcelium Parallel Simulator and Protium S1 Platform
  • Faster Routing by Optimizing FPGA Pin Assignments
  • Protium S1 used to prototype a pedestrian detection application.
  • Faster HW/SW Debug, Embedded Software Development and System Validation
  • Xilinx - Industry Leading Solutions for FPGA-based Prototyping
  • Accelerating design-in of Xilinx FPGAs while optimizing PCB layout for cost and performance
  • Accelerating design-in of Altera FPGAs while optimizing PCB layout for cost and performance
  • Hitachi: Faster Bring Up with Protium Platform
  • FPGA board design: Introduction to Cadence FPGA System Planner
  • The Best of Both Worlds – Combining Virtual and FPGA-based Prototypes

Technical Brief (1)

  • ASIC Prototyping Simplified Technical Paper

Datasheet (5)

  • Protium S1 FPGA-Based Prototyping Platform
  • Perspec System Verifier Datasheet
  • vManager Metric-Driven Signoff Platform Datasheet
  • Palladium Z1 Enterprise Emulation Platform Datasheet
  • Allegro FPGA System Planner Datasheet
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News ReleasesVIEW ALL
  • 次世代Armプレミアムモバイルプラットフォーム設計のテープアウトに向けてArm社と協業 05/25/2021

  • ケイデンス、Armと協業、ハイパースケールコンピューティングおよび 5G通信向けSoCの開発を加速 04/28/2021

  • ケイデンス、新製品Palladium Z2、Protium X2 システムを発表、シリコン製造開始前のハードウェアデバッグおよびソフトウェア検証を大幅に加速 04/06/2021

  • Cadence Launches Protium X1, the First Scalable, Data Center-Optimized Enterprise Prototyping System for Early Software Development 05/28/2019

  • NVIDIA Deploys the New Cadence Protium X1 Platform to Accelerate Software Development of Large-Capacity GPUs 05/28/2019

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A Great Place to Do Great Work!

Eighth year on the FORTUNE 100 list

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