主要な利点

25年以上にわたる先進的なパッケージングの経験をもとに、お客様が従来のプロセスのスケーリングなしに、より高い帯域幅、低消費電力、および面積の削減を実現することを可能にします。

異種統合

2.5Dまたは3Dデザインのための異なるダイの異種統合が可能

パフォーマンスとパワー

優れたパフォーマンスでインターコネクトの小型化による電力効率の向上

最大限の機能

AI、データセンター、グラフィックス、移動通信用ICなど、数多くのアプリケーションをより小さなフォームファクターでサポート

ケイデンスのソリューション

ケイデンスは、デジタルSoC、アナログ/ミックスシグナル設計、システム全体の3D-IC設計の要求に応えるために、パッケージング、IP、インプリメンテーション、テスト、解析、検証の包括的な製品群を提供しています。

 

 

ダイ・パッケージ・プランニングとルート最適化 

3D-IC設計において、接続性や配線の実現性を効率的に計画および評価するには、Cadence OrbitIO™ Interconnect Designerが有効です。ダイとパッケージ間の接続性を、システム全体の中で素早く評価することができます。また、決定事項の作成や改良を行い、隣接するファブリック(構造)への影響をこの1つのツールですぐに視覚化することができます。この機能により、シリコン設計チームとパッケージ設計チームの間で行われるイタレーションを削減することができます。

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テストDFTのためのロジックダイ設計

ロジックダイのテスト設計(DFT)には、Genus™ Synthesis SolutionとModus™ DFT Software Solutionが適しています。これらのツールを使ってDFT挿入を行い、シリコンインターポーザを含むダイ-ダイ間のインターコネクトをテストすることができます。

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ロジックダイ・インプリメンテーション

ロジックダイのインプリメンテーションには、 Innovus™ Implementation System と Cadence  Physical Verification System (PVS)があります。Innovus Implementation Systemは、配置配線、最適化、クロックなどのユニークな機能を備え、生産現場で実証されたPPA(パワー、パフォーマンス、エリア)の優位性と、より短いターンアラウンドタイムを実現します。Innovusのプラグインは、TSVやマイクロバンプの作成など、3D-IC設計のための機能を提供します。ケイデンスのPVSは、DRC(デザインルールチェック)や、複数のダイを同時に検証するLVS(レイアウトvsスケマティック)を行うことができます。

また、アナログ部品を含む設計であれば、同じフローを使用することができます。このフローに統合されたVirtuoso®カスタムデザインプラットフォームは、メモリダイ上のTSVフィードスルーの実装から、メモリダイのバンプのロジックダイへのマッピングまで、カスタム3D-ICの実現をサポートします。

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サインオフと解析

解析とサインオフの段階では、3D実装のダイ間が正しいかどうか、デザインを検証する必要があります。ケイデンスのPhysical Verification System (PVS)を使ってクロスダイチェックを行うことができます。また、電気的な性能も評価する必要があります。デジタル面では、抽出やタイミング、パワーサインオフのためのツールを多数用意しています。

Quantus™ Extraction Solutionは、TSVやマイクロバンプなど、3D技術に関連する寄生素子の抽出・解析を行います。

Tempus™ Timing Signoff Solutionは、複数のダイにわたって、精度の良いタイミング・サインオフおよびシグナル・インテグリティ解析を提供します。

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熱対策

ケイデンスは、3D-IC デザインの熱管理のためのユニークな機能を提供しています。ケイデンスのVoltus™ IC Power Integrity Solutionは、パワー・マップを生成してCelsius™ Thermal Solverに送り込み、この消費電力データを用いて各ダイの温度分布を決定します。このデータは、温度依存のIRドロップ解析のためにVoltusに戻されます。何度も繰り返して熱解析を行う必要がある場合は、VoltusのGUIで、ソリューション内のサーマルエンジンを呼び出し、ダイレベルでの温度結果を自動的に表示させることができます。

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