One-Stop Shop:マルチチップレットデザインと先進ICパッケージングのための実証済みデザインフロー

Cadence®3D-ICソリューションは、3D設計のプランニング、インプリメンテーション、システム解析を、単一の統一されたコックピットで提供します。エミュレーションやプロトタイピング、チップレットベースのPHY IPを用いて、レイテンシー、帯域幅、電力に最適化されたPPA(Power, Performance, and Area)による接続を実現し、ハードウェアとソフトウェアの協調検証やフルシステムの電力解析を可能にします。また、このソリューションは、カスタムアナログ設計や基板設計、ICサインオフ抽出、スタティックタイミング解析(STA)と、シグナル&パワーインテグリティ(SI/PI)、電磁干渉(EMI)、熱解析によるサインオフとの協調設計機能も備えています。

 

3D-ICエキスパートのソリューションで設計するメリット

25年以上にわたる先進的なパッケージングの経験をもとに、お客様が従来のプロセスのスケーリングなしに、より高い帯域幅、低消費電力、および面積の削減を実現することを可能にします。

異種統合

2.5Dまたは3Dデザインのための異なるダイの異種統合が可能

パフォーマンスとパワー

パフォーマンスを損なうことなく最高の電力効率を実現するシステムドリブンPPA

最大限の機能

AI、データセンター、グラフィックス、移動通信用ICなど、数多くのアプリケーションをより小さなフォームファクターでサポート

デジタルSoC、アナログ/ミックスシグナル設計、システム全体の3D-IC設計の要件に対応

マルチチップレットのプランニングとインプリメンテーション

Cadence® Integrity™3D-IC プラットフォームは、複数のチップレットを設計するための、大規模に対応したインプリ設計・解析プラットフォームです。ケイデンスの代表的なデジタル・インプリメンテーション・ソリューションであるInnovus™Implementation Systemのインフラ上に構築されたこのプラットフォームにより、システム・レベルの設計者は、様々なパッケージ・スタイル(2.5Dまたは3D)に対応したあらゆるタイプのスタックド・ダイ・システムの計画、インプリ、解析を行うことができます。Integrity 3D-ICは、ケイデンスのVirtuoso® およびAllegro® のアナログおよびパッケージ・インプリメンテーション環境との協調設計を含むシステム解析を可能にする、業界初のシステムおよびSoCレベルの統合ソリューションです。

 

ダイ・パッケージ・プランニングとルート最適化 

3D-IC設計において、接続性や配線の実現性を効率的に計画および評価するには、Cadence OrbitIO™ Interconnect Designerが有効です。ダイとパッケージ間の接続性を、システム全体の中で素早く評価することができます。また、決定事項の作成や改良を行い、隣接するファブリック(構造)への影響をこの1つのツールですぐに視覚化することができます。

ロジックダイDFT

ロジックダイのテスト設計(DFT)には、Genus™ Synthesis SolutionとModus™ DFT Software Solutionが適しています。これらのツールを使ってDFT挿入を行い、シリコンインターポーザを含むダイ-ダイ間のインターコネクトをテストすることができます。

電気的なサインオフとシステム解析

解析とサインオフの段階では、3D実装のダイ間が正しいかどうか、デザインを検証する必要があります。ケイデンスのPhysical Verification System (PVS)を使ってクロスダイチェックを行うことができます。また、電気的な性能も評価する必要があります。デジタル面では、抽出やタイミング、パワーサインオフのためのツールを多数用意しています。

Quantus™ Extraction Solutionは、TSVやマイクロバンプなど、3D技術に関連する寄生素子の抽出・解析を行います。

Tempus™ Timing Signoff Solutionは、複数のダイにわたって、精度の良いタイミング・サインオフおよびシグナル・インテグリティ解析を提供します。

Cadence Clarity™ 3D Solverは、PCB、ICパッケージ、SoIC(System-on-IC)設計のための高速インターコネクトのモデル化と3D電磁界シミュレーションを行います。ケイデンスのSigrity™テクノロジーは、高速システムのPCBやICパッケージ設計者に対して、イン・デザイン・インターコネクト・モデリングと、シグナル&パワー・インテグリティ(SI/PI)をサポートする包括的なシミュレーション環境を提供します。

熱対策

ケイデンスは、3D-IC デザインの熱管理のためのユニークな機能を提供しています。ケイデンスのVoltus™ IC Power Integrity Solutionは、パワー・マップを生成してCelsius™ Thermal Solverに送り込み、この消費電力データを用いて各ダイの温度分布を決定します。このデータは、温度依存のIRドロップ解析のためにVoltusに戻されます。何度も繰り返して熱解析を行う必要がある場合は、VoltusのGUIで、ソリューション内のサーマルエンジンを呼び出し、ダイレベルでの温度結果を自動的に表示させることができます。

マルチダイ・フィジカル検証

ケイデンスのPegasus™ Verification Systemは、クラウド対応のフィジカル検証サインオフソリューションであり、エンジニアが先進的なノードのICをより早く市場に投入することを可能にします。この画期的なテクノロジーは、数百のCPUでデザインルールチェック(DRC)のパフォーマンスを最大10倍に向上させるとともに、ターンアラウンドタイムを数日から数時間に短縮します。Pegasus systemの革新的なアーキテクチャとネイティブクラウドプロセッシングは、弾力的で柔軟なコンピューティング環境を提供します。これにより、お客様は数時間で先端ノードデザインのフルチップサインオフDRCを完了することができ、設計者は製品をより早く市場に投入することができます。

ハードウェア/ソフトウェアの検証とパワー解析

ケイデンスのPalladium® Z2 Enterprise Emulation Platformは、マルチチップレット・システム・デザインにおいて、最大10Bゲートまでのスケーラビリティを提供し、電力解析と最適化を行います。

Products

チップレットベースIP

遅延、帯域、電力に最適化されたPPAを備えたチップレットベースのPHY IPを提供。ケイデンスのPHY IPは、1TB/mmの効率で最大40Gbpsの速度をサポートし、補完的なコントローラと管理スタックが付属しています。

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