Virtuoso Advanced Node 玉手箱

FinFET用開発環境とRow Based Placement

16nm以降の先端テクノロジーテクノロジーでは3D構造を持つFinFETデバイスが広く採用されています。FinFETデバイスは従来のプレーナ型(平面型)デバイスと比べて、回路的には高速動作性能や省電力性能が高いという特長がありますが、レイアウト的にはそのデバイス構造が複雑になったことで従来のテクノロジーにはなかった様々なデザインルールが追加されており、設計の難易度は格段に高くなっています。特に10nm / 7nm世代の最先端テクノロジーにおいてはより複雑なデザインルールが要求され、レイアウト設計者に掛かる負担も大きくなってきます。

Cadence® Virtuoso® Advanced-Node Platform Layout Suite ICADV12シリーズには、これらの複雑なデザインルールをサポートし設計者の負担を軽減するための様々な機能が搭載されています。

FinSnapping

FinFETデバイスを有するテクノロジーでは、デバイスがFin上に一定のオフセットを保ちながら配置される必要があります。FinSnappingとは、Edit時に要求される位置関係を保ちながら、関連するレイヤを自動的にGridにスナップさせる機能です(図１）。

図１．FinSnapping機能

Rule Gravity

Rule Gravityとは、特定レイヤの編集時にデザインルールエラーが起きない場所をマーカーで知らせる機能です。ICADV12は、それぞれのレイヤ毎に異なるデザインルールを自動的に評価し、各レイヤに対応したマーカーを表示させます（図２、図３）。

これらはシンプルな機能ですが、前述の機能と共にFinFETテクノロジーのレイアウト設計を簡素化するためには欠かせない重要な機能です。

図２．Rule Gravity機能(Finレイヤ) 図３．Rule Gravity機能(Diffusionレイヤ)

Row Based Placement

Cadence® Virtuoso® Advanced-Node Platform Layout Suite 最新版のICADV12.3には10nm / 7nmテクノロジー向けに新たに開発されたRow Based Placement機能が搭載されています。10nm / 7nmテクノロジーでは更に厳しくなったデザインルールによってデバイスの配置場所が限定されるため、この機能を使ってあらかじめエラーが発生しない配置場所をRowやGridとして定義しておき、その定義に沿って配置することで非常に効率的な配置作業が可能です。

ここからはRow Based Placement機能の一部をご紹介します。

Row Template Manager

Row Based Placementに必要なPlacement Rowの定義をサポートしてくれる機能です。テクノロジーのFin Gridや配線用に使用しているWSPをPlacement Gridとして指定できるため、それらをベースにRow HeightやOffsetの値を簡単に定義できます。また、Viewer機能を使うことで定義中のPlacement Rowを視覚的に確認できます（図４）。