ケイデンスのデジタル設計およびカスタム/アナログ設計EDAフローが TSMCのN6およびN5プロセステクノロジで認証を取得

要旨:

• ケイデンスのデジタル設計、サインオフ検証およびカスタム/アナログ設計ツールがTSMC のN6 およびN5プロセステクノロジの最新DRM (Design Rule Manual) およびSPICEで認証を取得
• TSMCの戦略的なHPCおよびモバイル向けプラットフォームに向けて認証され、強化されたフィジカル最適化およびタイミングサインオフクロージャーを特長とする、デジタル設計向け統合フルフロー

ケイデンス・デザイン・システムズ社（本社：米国カリフォルニア州サンノゼ市、以下、ケイデンス）は、6月2日(米国現地時間) 、ケイデンスのデジタル設計フルフローおよびカスタム/アナログ設計ツールパッケージソフトがさらに強化され、TSMCのN6およびN5プロセステクノロジで最適な結果を提供したことを発表しました。ケイデンスのパッケージソフトが、TSMCのN6およびN5最新プロセステクノロジのDRM (Design Rule Manual) およびSPICEで認証を取得したことでさらに強化され、リファレンスフローおよびメソドロジーが最新になったことにより、N6およびN5での次世代モバイルアプリケーションの開発、およびN5でのハイパースケールデータセンター向けアプリケーションの開発が可能になります。ケイデンスおよびTSMCは、N7、N6、およびN5などTSMCの先端プロセス上を使用されるお客様と実製品設計に関して協業しており、これらのプロセスノードに関して世界中で数百件ものテープアウトを実現しています。

今回認証されたツールパッケージソフトは、ケイデンスのIntelligent System Design™戦略を支えるものであり、卓越した完成度の高いSoCを開発することを可能にします。ケイデンスのフローは緊密に統合されており、すべてのツールがシームレスに、確実に動作します。お客様は、N6およびN5に対応するプロセスデザインキット (PDK) をダウンロードし、設計プロジェクトを即座に開始することができます。ケイデンスの最先端ノード向けソリューションの詳細については、www.cadence.com/go/advancednodepr.com をご参照ください。

N6およびN5向けに認証されたデジタル設計、サインオフ検証ツールパッケージソフト

ケイデンスは完全統合デジタル設計フルフローをさらに強化し、引き続きTSMCのN6およびN5プロセステクノロジに関しても認証されました。今回認証されたケイデンスのデジタル設計フルフローは、共通フィジカル最適化エンジンおよびパワーを考慮したサインオフレベルのタイミングクロージャーの強化を特長としています。フローには、Innovus™ Implementation System、Liberate™ Characterization、Liberate Variety™ Statistical Characterization、Quantus™ Extraction Solution、Tempus™ Timing Signoff Solution、Voltus™ IC Power Integrity Solution、Pegasus™ Verification Systemが含まれています。さらに、Genus™ Synthesis Solutionおよび設計の予測性を高めるiSpatialテクノロジーも含まれており、モバイルおよびハイパースケールデータセンターデザインに向けた新しいプロセステクノロジ上で使用可能です。

ケイデンスのデジタルインプリメンテーションとサインオフ検証ツール群、およびリファレンスフローは、TSMCのN6およびN5プロセステクノロジ上で最適なPPA (Power, Performance, Area) を達成できるようお客様を支援します。最新ツールパッケージソフトは、EUVレイヤー対応、フロアプランデザインルールを検証する新しいチップ統合チェッカー、ビアピラー、自動配線幅ルール、高性能なMIMCAP対応などにより強化されています。

N6およびN5向けに認証されたカスタム/アナログ設計ツールパッケージソフト

ケイデンスのカスタム/アナログ設計ツールパッケージソフトも、TSMCのN6およびN5プロセステクノロジで認証されました。今回認証されたツールには、Virtuoso^® Schematic Editor、Virtuoso Layout Suite、Virtuoso ADE Product Suite、Voltus-Fi Power Custom Power Integrity Solution、新しいSpectre X Simulatorを含むSpectre^® Circuit Simulation Platformで構成されるVirtuoso^® カスタムIC設計プラットフォームが含まれます。

ケイデンスは、TSMCの最先端プロセステクノロジに向けてVirtuoso Advanced-Node Platformでサポートされるカスタム設計メソドロジーおよび機能を継続的に改善しています。お客様は、これからもVirtuosoプラットフォームの高度な機能を使用することによって、体系化が不十分な従来の設計手法と比較して、カスタムデザインの設計スループットを向上することができます。TSMCの最先端プロセステクノロジに向けて改良されたカスタム/アナログツールには高速なカスタム配置配線メソドロジーが組み込まれており、生産性を向上し、消費電力、マルチ・パターニング、集積度、エレクトロマイグレーションなどに関する設計要件を満たすことが可能になります。先端のカラーリングエンジンを持つ対話的な自動配置がN6で使用可能になりました。さらに、このプラットフォームは、エリアベースのルール、ユニバーサル・ポリグリッド・スナッピング、非対称カラーリングルール、MIMCAPレイヤー対応、電圧依存ルール (VDR: voltage-dependent rule) チェック、Width Spacing Patterns (WSP)、レイアウト作成時にリアルタイムでEMチェックを可能にする電気特性を考慮した設計 (EAD: electrically-aware design)、アナログセル対応など、拡張デザインルール制約への対応を提供します。

TSMC社コメント

Suk Lee氏 (Senior director of the Design Infrastructure Management Division)：

「長期間にわたるケイデンスとの協業を通じて、お客様は引き続き、我々の最先端プロセステクノロジを利用することにより、市場で最も競争力を持つ製品を開発することが可能になります。ケイデンスの先端設計ツールとTSMCの最先端プロセステクノロジを組み合わせる両社の協業によって、モバイル、AI/マシンラーニングおよびハイパースケールデータセンターシステムなどのアプリケーションの開発において多くのお客様がすでに成功を収めています。我々はこの業界を活性化する新たな技術革新を見られることを楽しみにしています。」

ケイデンス・コメント

Chin-Chi Teng (Senior vice president and general manager of the Digital & Signoff Group)：

「我々は、ケイデンスのデジタル設計およびカスタム/アナログ設計ソリューションが、最新N5およびN6プロセステクノロジ上で開発される実製品に関するTSMCの基準を確実に満たすように取り組んできました。我々とTSMCの緊密な協業により、多くのお客様がすでに実設計の開発に取り組み、成功を収めています。」