要旨:
- ケイデンスのカスタム/アナログおよびデジタルツール製品群、モバイルおよび高性能コンピューティング設計をさらに前進させるTSMCの7nmプロセスでV1.0のDesign Rule Manual (DRM) とSPICEの認証を取得
- TSMCとケイデンス、7nmカスタム・デザイン・リファレンス・フロー向けに先進的な手法と独自の機能を提供し設計者の生産性を向上
- ケイデンスの7nmライブラリのキャラクタライゼーションツールフローにより、プロセスばらつきを考慮したサインオフ機能を提供
- ケイデンス、7nmプロセスノードを使用してフラッグシップDDR4 PHYのテープアウトを完了、TSMCの7nmプロセス向け設計IPの完全なポートフォリオの開発を継続
ケイデンス・デザイン・システムズ社（本社：米国カリフォルニア州サンノゼ市、以下、ケイデンス）は、3月14日(米国現地時間) 、TSMCとの緊密な協業を通して開発された、モバイルおよび高性能コンピューティング(HPC)プラットフォーム向け7nm FinFET設計をさらに革新的なものにする新機能を発表しました。ケイデンスのデジタル、サインオフ、およびカスタム/アナログツールが、TSMCの7nmプロセスのV1.0Design Rule Manual (DRM) およびSPICE認証を取得しています。またケイデンスは、TSMCの7nmプロセスを用いて設計する際に最適なPPA(Power, Performance, Area)を実現可能とする新しいプロセス・デザイン・キット(PDK)のソリューションを提供しました。さらに、ケイデンスの7nmカスタム・デザイン・リファレンス・フロー(CDRF)、およびライブラリーキャラクタライゼーションフローが強化され、お客様に7nm DDR4 PHY IPが提供されました。
ケイデンスのフルフローデジタルおよびサインオフ先端ノードソリューションの詳細については、
www.cadence.com/go/tsmc7nmdandsをご覧ください。
ケイデンスのカスタム/アナログ先端ノードソリューションの詳細については、
www.cadence.com/go/tsmc7nmcandaをご覧ください。
ケイデンスのIP先端ノードソリューションの詳細については、
www.cadence.com/go/tsmc7nmipadvをご覧ください。
7nmツールの認証ケイデンスは、7nmプロセス向けにTSMCで認証された、インプリメンテーションから最終サインオフまでの完全統合デジタルフローを提供します。このデジタルフローには、Innovus™ Implementation System、Quantus™ QRC Extraction Solution、Tempus™ Timing Signoff Solution、Voltus™ IC Power Integrity Solution、Voltus-Fi Custom Power Integrity Solution、Physical Verification System (PVS)、Layout-Dependent Effect (LDE) Electrical Analyzerが含まれます。
TSMCの7nm HPCプラットフォームへの対応には、Genus™ Synthesis Solutionのビアピラーモデリング、およびビアピラー完全対応のインプリメンテーションおよびサインオフ環境が含まれます。さらにクロックメッシュやバス配線機能等により高性能ライブラリに対応し、PPAの向上、エレクトロマイグレーション(EM)の軽減を実現します。お客様は、これらの機能により、設計の繰り返しを回避しコストと性能目標を達成しながら、先端ノードシステムの設計を成功させることが可能になります。
認証されたカスタム/アナログツールには、Spectre® Accelerated Parallel Simulator (APS)、 Spectre eXtensive Partitioning Simulator (XPS)、Spectre Classic Simulator、 Virtuoso® Layout Suite、Virtuoso Schematic Editor、Virtuoso Analog Design Environment (ADE)が含まれます。7nmプロセスに加えられた強化には、お客様の生産性を向上し、消費電力、マルチパターニング、集積度、EMの要件を満たすことが可能となる、先進的なデバイスのスナッピング、高速カスタム配置配線フローが含まれます。
7nm CDRFの提供ケイデンスは、7nmカスタム、およびミックスシグナルの課題に対応するカスタム・デザイン・リファレンス・フロー(CDRF)を提供しました。CDRFは、回路設計、レイアウト実装、サインオフと検証モジュールまで詳細な一連の手順によって生産性を向上させる高度な手法と機能が含まれています。回路設計モジュールは、モジュールジェネレーター(ModGen)制約とTSMC PDKで生成されたデバイスアレイによる回路図キャプチャー、機能検証、歩留まり見積もりと最適化、最新の信頼性解析などの手順について扱います。サインオフ検証に対しては、物理検証モジュールがデザインルール、LVS（layout versus schematic）検証、サインオフ寄生抽出、エレクトロマイグレーションおよびIRドロップ(EM/IR)サインオフ検証をサポートしています。
レイアウト実装モジュールには、FinFETデバイス配置向けのconnectivityドリブン及びconstraintドリブンなレイアウト機能が含まれ、設計者はデザインルール違反を回避し、レイアウト依存効果(LDE)に対処することが可能となります。配線モジュールは、マスクカラーを考慮したフローと、設計期間の短縮、寄生の緩和により設計者がEMの課題を回避できるよう支援する、革新的なtrack-patternシステムを提供します。
7nmライブラリーキャラクタライゼーションフローの実現ツール認証に加え、ケイデンスVirtuoso Liberate™ Characterization Solution、およびVirtuoso Variety™ Statistical Characterization Solutionが先進的なタイミング、ノイズおよびパワーモデル等のTSMC 7nmプロセス向け高精度Libertyライブラリを提供することが確認されました。このソリューションは、プロセスばらつきサインオフ機能を可能とするLiberty Variation Format (LVF)のキャラクタライズを行う革新的な手法を利用しています。さらに、信号線のエレクトロマイグレーション最適化およびサインオフが可能となるEMモデルの生成も可能です。
7nm IPにおける協業ケイデンスは、DDRコントローラーおよびPHY IPのリーダーとして、28HPM/28HPC/28HPC+から 16FF+/16FFCノードまで、TSMCプロセステクノロジーの複数世代にDDR4 PHYおよびLPDDR4 PHYを展開してきました。ケイデンスは、TSMCとお客様との緊密な協業により、7nmプロセスのIP開発を昨年開始しました。ケイデンスは、7nmプロセスノードを使用し、2016年の第4四半期にフラッグシップDDR4 PHYのテープアウトを完了し、主要顧客はエンタープライズクラスのSoCに7nm DDR PHYを統合しています。
TSMC社コメントSuk Lee氏 (Senior director, Design Infrastructure Marketing Division) ：
「新しいV1.0デザインルールおよびPDKを利用可能になったことは、我々が7nm生産設計の新しい頂点に達したことを示しています。我々は、ケイデンスと緊密に協業して7nm設計でツールを認証しIPの技術革新を実現し、それにより、我々のお客様はモバイルおよびHPC設計でPPA目標を達成することが可能となりました。」
ARM社コメントMonika Biddulph氏 (general manager of the Systems and Software Group) ：
「ARMは、我々の共通のお客様が7nm設計フローを利用可能になるよう、ケイデンス、TSMCと緊密に協業してきました。このフローにより、最上位のモバイルおよび高性能コンピューティングアプリケーション向けプラットフォームの開発が可能となります。」
ケイデンス・コメントAnirudh Devgan (executive vice president and general manager of the Digital & Signoff Group and the System & Verification Group) ：
「TSMCの最新プロセスの進歩とケイデンスツールおよびIPの強化を組み合わせ、我々の共通のお客様に先端ノード設計向けの最適なソリューションを提供することができました。今回認証されたV1.0プロセスへの対応は、7nmプロセスを使用する最も革新的なお客様の生産ニーズを満たす準備ができていることを示す画期的な出来事です。」
