ケイデンス、TSMC InFOおよびCoWoS® 3Dパッケージング技術向けに設計および解析フローの拡張機能を提供

要旨:

• 完結したInFOフローにより、顧客は、複数ダイにわたるプラニング、インプリメンテーション、解析まで対応する包括的な環境を体験可能
• CoWoSリファレンスフローをモバイルおよび高性能アプリケーション開発向けの新しい拡張機能により強化

ケイデンス・デザイン・システムズ社（本社：米国カリフォルニア州サンノゼ市、以下、ケイデンス）は、9月13日(米国現地時間) 、TSMCの先進ウエハーレベルInFO (Integrated Fan-Out) パッケージング技術向けの包括的な統合設計フローを完遂させる新しい機能を発表しました。さらに、ケイデンスはTSMCのChip-on-Wafer-on-Substrate (CoWoS)先進パッケージング技術向けの拡張機能も発表しました。今回完成したInFOフローと強化されたCoWoS設計メソドロジーにより、設計チームは複数ダイにわたるプラニングから解析までの開発工程を効率よく完了することが可能です。

今回発表のTSMC InFO設計フロー及びTSMC CoWoSリファレンスフローの詳細については、www.cadence.com/go/tsmcinfocowosをご覧ください。

完成したInFO設計フロー

TSMC InFOフローを完全なものにするために強化されたケイデンスツールには、Quantus™ QRC Extraction Solution、Physical Verification System (PVS)、Voltus™ Sigrity™ Package Analysis solutionが含まれます。さらに、OrbitIO™ Interconnect Designer、System-in-Package (SiP) Layout、Sigrity XtractIM™ technology、Tempus™ Timing Signoff Solution、Sigrity PowerDC™ technology、Sigrity PowerSI® 3D-EM Extraction Optionがフローに含まれます。このフローにより、システムオンチップ(SoC)の設計者は以下のことが可能になります:

• 仮想的なインタフェースブロックを作成し寄生抽出を自動化することによりパッケージレベルのクロスダイ・タイミング解析を実現: Quantus QRC Extraction SolutionおよびPVSによりクロスダイのカップリング抽出を実現する初のプラットフォームを提供。パッケージレベルにおいてTempus Timing Signoff Solutionを使用することにより、InFO設計者によるタイミング解析を効率よく完了することが可能
• パワーDC、二乗平均平方根(RMS)エレクトロマイグレーション(EM)およびシグナルEM解析の実行: Voltus Sigrity Package Analysisソリューションにより複数ダイ及びInFOデザインにわたる消費電力解析向けの統合プラットフォームを提供。

CoWoSリファレンスフローの拡張機能

ケイデンスはTSMC CoWoSリファレンスフローに拡張を行いました。CoWoSリファレンスフローの新しい機能により以下のことが可能になります:

• 統合電磁干渉(EMI)解析によりCoWoSシステムの解析が可能: Sigrity EMIフローの更新により、デザインの自動合成、統合EMI解析および広帯域周波数依存Sパラメーターシミュレーションを可能とし、CoWoSシステムのE/Hフィールド解析実行
• 単一環境からスタティック/ダイナミックIR解析を実行: Voltus IC Power Integrity Solutionにより、設計者はダイおよびシリコンインターポーザーにわたりスタティック/ダイナミックIR解析を同時に実行することが可能であると同時に、単一のツール環境でダイおよびインターポーザー双方のパワーEM (ダイナミック/スタティック)およびシグナルEM (peak/RMS/average)解析が可能
• ダイおよびインターポーザー間の正確なクロスダイ・インターフェイスアラインメント: PVSデザインルールチェック(DRC)およびLVS機能により、クロスダイDRCおよびpower/signal接続チェックを提供し、クロスダイインターフェイスがダイおよびインターポーザー間の正確なアラインメントを持つことを保証
• CoWoSパッケージにわたる熱解析により熱暴走予測とEM悲観性の削減が可能: Voltus IC Power Integrity SolutionおよびSigrity PowerDCテクノロジにより、設計者はCoWoSパッケージにわたるレイヤー毎の熱解析が可能となり、ソリューション内のすべてのダイの自動パワーマップ生成とレイヤーベースの温度マップ生成を包含
• シリコンインターポーザーの寄生抽出によりタイミング解析と電気的解析が可能: Quantus QRC Extraction Solutionにより、高性能RC抽出を提供、クロスダイのタイミング解析向けにStandard Parasitic Exchange Format (SPEF)を生成。さらにケイデンスSigrity XcitePI™テクノロジにより、周波数ドメイン、シグナル・インテグリティー、パワー・インテグリティーシミュレーション向けRCLK抽出を提供

TSMC社コメント

Suk Lee氏 (Senior director, Design Infrastructure Marketing Division) ：

「InFOテクノロジ向けのケイデンスソリューションにより、お客様は帯域幅を拡大した設計をより小さい外形サイズで実現可能となりました。これらの拡張機能により、統合フルフローがマーケットの高速な設計および検証サイクルのニーズに応えます。さらに、CoWoS向けに追加されたケイデンスソリューションの新機能が、先進パッケージングプロジェクトに包括的なリファレンスフローを利用したいと望んでいるお客様を支援します。」

ケイデンス・コメント

Tom Beckley (Senior vice president and general manager of the Custom IC & PCB Group) ：

「モバイルおよび高性能コンピューティングを開発しているお客様から、TSMCの先進パッケージング技術ベースのシステムを迅速に展開したいという強いご要望がありました。TSMCとの緊密な協業関係を通じて、我々はTSMC InFOデザインフローを完成し、TSMC CoWoSリファレンスフローを強化しました。これにより、お客様は設計および検証にかかるサイクル時間をさらに短縮することが可能になり、製品をより早く市場に投入することができるようになります。」