要旨:
- Samsungの先端ノードプロセステクノロジーを使用し、ケイデンスのDFMサインオフソリューション群にアクセス可能に
- ケイデンスのCMP Predictor、LPA、PVS向けに認証されたデッキをSamsung Foundryの標準PDKで利用可能に
ケイデンス・デザイン・システムズ社（本社：米国カリフォルニア州サンノゼ市、以下、ケイデンス）は、9月24日(米国現地時間) 、DFM(Design for Manufacturability)ツール群がSamsung Electronicsの28nm FD-SOI/14nm/10nmプロセステクノロジーで認証されたことを発表しました。ケイデンスのDFMソリューションは、Samsung Foundryの28nm FD-SOI/14nm/10nmプロセステクノロジーの必須要件に準拠するよう更新されており、お客様は車載、モバイル、IoT(Internet of Things)、HPC(高性能コンピューティング)、コンシューマー市場に向けた複雑な先端ノード設計を開発することが可能となります。
Samsung Foundryの28nm FD-SOI/14nm/10nmプロセステクノロジー向けPDK(プロセスデザインキット)には、ケイデンスLitho Physical Analyzer (LPA)、Physical Verification System (PVS)、Cadence CMP Predictor (CCP)が搭載されており、すでにダウンロードが可能です。ケイデンスの各種DFMツールはサインオフ品質に加え、VirtuosoプラットフォームおよびInnovus Implementation Systemに統合されているため、設計者は自動修正機能を利用可能で、全体的に使い勝手がよいものとなっています。ケイデンスのDFMツールの詳細については、www.cadence.com/go/samsung28nm14nm10nmをご覧ください。
ケイデンスのDFMソリューション群は、Samsung Foundryの28nm FD-SOI/14nm/10nmのDFM必須要件を満たす以下の機能を提供します:
- LPA: ケイデンスLPAのPHR(Process Hotspot Repair)により、サインオフに加え、in-designでのホットスポット検出とその修正が可能に。LPA修正ガイドラインにより、最適な修正率、高速処理、に加え、設計変更の最小化も実現
- PVS: 設計の製造可能性を評価し、複雑な設計における歩留まりの課題を軽減するケイデンスPVSのMAS(Manufacturability Analysis and Scoring)
- CCP: シリコンでキャリブレーションされたモデルを使用し、CMP平坦性ばらつきをシミュレーションし、ファウンドリー特定のCMPホットスポットを検出、さらに修正ガイドラインを提供することで、CMPばらつきに起因するシステマティックおよびパラメトリック歩留まり損失を低減するケイデンスCCP
Samsung Electronics社コメント
SD Kwon氏 (VP of Logic Process Architecture) ：
「我々はケイデンスと緊密に協業し、認証済のDFMフローを実現しました。それにより、我々の共通のお客様はファウンドリーDFMの必須要件を満たすと同時に、28nm FD-SOI/14nm/10nm設計の製造可能性を向上することが可能です。このサインオフフローおよびメソドロジーにより我々のファウンドリーの機能を補完し、お客様はマーケット参入の競争に勝利することで、最高価値の設計を作り出すことができます。」
ケイデンス・コメント
KT Moore (vice president, product management in the Digital & Signoff Group) ：
「ケイデンスの各種DFMツール群が認証されたことにより、お客様の設計は、インプリメンテーションからサインオフまで、Samsung FoundryのDFM規格を確実に満たすことができるようになります。Samsungとの協業を通じ、ケイデンスフローをお使いのお客様は、先端ノード設計において最適な結果を実現し、製品の品質を全体的に向上することが可能です。」
