横浜, 04 Jun 2016
最大規模クラスのデザインにおいてミックスシグナル検証を160倍加速し、フルチップ検証を30分以内まで削減
ケイデンス・デザイン・システムズ社（本社：米国カリフォルニア州サンノゼ市、以下、ケイデンス）は、6月2日(米国現地時間) 、株式会社日立製作所（本社：東京都千代田区、以下、日立）がケイデンスのAnalog Mixed-Signal (AMS) モデルベース検証手法およびツール群を採用し、ミックスシグナル設計プロジェクトのうち最大規模クラスのデザインにおいて検証サイクルの短縮に成功したことを発表しました。従来のトランジスターレベルからモデルベース検証手法にアップグレードすることにより、日立は本デザインのミックスシグナル検証を160倍加速することに成功し、フルチップの検証時間を30分以内にまで削減することができました。
この改善はトランジスターレベルとモデルベース検証手法の双方を４CPU搭載サーバ上で実行し、比較することにより確認されたものです。この大幅な検証時間短縮により、日立はアナログおよびデジタル機能を搭載した設計プロジェクトに対するTime-To-Market目標を達成することができました。 従来のトランジスターレベルによるブロックレベル検証では、通常アナログ・デジタルインターフェイス部のチューニングとフルチップ機能検証において多くの設計繰り返しが発生し、とてもコストがかかるものでした。
Verilog-AMS real number modelingおよびケイデンスツール群—Virtuoso® Analog Design Environment (ADE), Spectre® Accelerated Parallel Simulator (APS), Spectre eXtensive Partitioning Simulator (XPS), Virtuoso AMS Designer and Incisive® Enterprize Simulator—によりサポートされているシミュレーションフローを使用することにより、日立はイタレーションの削減、精度要件の達成、そして最終的にTATの短縮を実現することができました。
日立コメント：
上野 聡氏 (株式会社日立製作所ICT事業統括本部 ITプロダクツ統括本部 エンジニアリング第1本部 第2設計部 部長)：
「我々はケイデンスとの信頼感のあるパートナーシップを長年続けてきましたが、この効果的な連携により、生産性を大きく向上し、設計目標の達成に役立つ設計環境を構築してきました。ケイデンスが提供する、検証時間の短縮に必要な動作モデルの専門技術、メソドロジー、そしてツール群によって、ブロックレベルだけでなくフルチップレベルまで、センシティブなアナログ・デジタルインターフェイスを含むデザインを網羅的に検証することが可能になりました。我々の設計プロジェクトにおいて達成されたこの改善は、ビジネスに対してもプラスに影響しており、我々は、医療をはじめ幅広い分野での各種設計プロジェクトに、ケイデンスツールとメソドロジーを適用していくことも検討していく予定です。」
ケイデンスツールの詳細な情報は、
www.cadence.com/news/hitachiをご覧ください。
CadenceおよびCadenceロゴはCadence Design Systems, Inc.の登録商標です。
その他記載されている製品名および会社名は各社の商標または登録商標です。
ケイデンス・デザイン・システムズ社（本社：米国カリフォルニア州サンノゼ市、以下、ケイデンス）は、6月2日(米国現地時間) 、株式会社日立製作所（本社：東京都千代田区、以下、日立）がケイデンスのAnalog Mixed-Signal (AMS) モデルベース検証手法およびツール群を採用し、ミックスシグナル設計プロジェクトのうち最大規模クラスのデザインにおいて検証サイクルの短縮に成功したことを発表しました。従来のトランジスターレベルからモデルベース検証手法にアップグレードすることにより、日立は本デザインのミックスシグナル検証を160倍加速することに成功し、フルチップの検証時間を30分以内にまで削減することができました。
この改善はトランジスターレベルとモデルベース検証手法の双方を４CPU搭載サーバ上で実行し、比較することにより確認されたものです。この大幅な検証時間短縮により、日立はアナログおよびデジタル機能を搭載した設計プロジェクトに対するTime-To-Market目標を達成することができました。 従来のトランジスターレベルによるブロックレベル検証では、通常アナログ・デジタルインターフェイス部のチューニングとフルチップ機能検証において多くの設計繰り返しが発生し、とてもコストがかかるものでした。
Verilog-AMS real number modelingおよびケイデンスツール群—Virtuoso® Analog Design Environment (ADE), Spectre® Accelerated Parallel Simulator (APS), Spectre eXtensive Partitioning Simulator (XPS), Virtuoso AMS Designer and Incisive® Enterprize Simulator—によりサポートされているシミュレーションフローを使用することにより、日立はイタレーションの削減、精度要件の達成、そして最終的にTATの短縮を実現することができました。
日立コメント：
上野 聡氏 (株式会社日立製作所ICT事業統括本部 ITプロダクツ統括本部 エンジニアリング第1本部 第2設計部 部長)：
「我々はケイデンスとの信頼感のあるパートナーシップを長年続けてきましたが、この効果的な連携により、生産性を大きく向上し、設計目標の達成に役立つ設計環境を構築してきました。ケイデンスが提供する、検証時間の短縮に必要な動作モデルの専門技術、メソドロジー、そしてツール群によって、ブロックレベルだけでなくフルチップレベルまで、センシティブなアナログ・デジタルインターフェイスを含むデザインを網羅的に検証することが可能になりました。我々の設計プロジェクトにおいて達成されたこの改善は、ビジネスに対してもプラスに影響しており、我々は、医療をはじめ幅広い分野での各種設計プロジェクトに、ケイデンスツールとメソドロジーを適用していくことも検討していく予定です。」
ケイデンスツールの詳細な情報は、
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