TSMC、16FF+プロセス向けにケイデンスのデジタルおよびカスタム/アナログツールを認証、両社は10nm FinFETでも協業

10nm FinFETプロセスで、アーリー・カスタマーの設計着手が可能に

電子設計のイノベーションで世界をリードするケイデンス・デザイン・システムズ社（本社：米国カリフォルニア州サンノゼ市、以下、ケイデンス）は、9月26日（米国現地時間）、ケイデンスのデジタル、カスタム/アナログツールが、TSMC 16FF+プロセスのデザイン・ルール・マニュアル（DRM）およびSPICEのV0.9認証を取得したことを発表しました。これにより、システム、半導体のメーカーは、16nm FinFETと比較して、同じ消費電力では15%の性能向上、同じ性能では30%の消費電力削減を達成することができます。16FF+のV1.0認証も順調に進んでおり、本年11月の完了が見込まれています。また、ケイデンスはTSMCとの協業により、16FF+プロセス向けカスタム・デザイン・リファレンス・フロー（CDRF）の強化も行いました。さらに、ケイデンスとTSMCは、10nmのFinFETプロセスでも協業しており、アーリー・カスタマーはケイデンスのツールを使って、10nmの設計に着手することが可能となっています。
設計者にデザイン・クロージャーへの最速パスを提供するため、今回のTSMCによるケイデンスのカスタム・アナログおよびデジタル・インプリメンテーションおよびサインオフツールの認証には、高性能リファレンス・デザインが用いられました。16FF+プロセスで認証されたツールには、Encounter® Digital Implementation System、Tempus™ Timing Signoff Solution、Voltus™ IC Power Integrity Solution、Quantus™ QRC Extraction Solution、Virtuoso®カスタム・デザイン・プラットフォーム、Spectre®シミュレーション・プラットフォーム、Physical Verification System、Litho Physical Analyzer、CMP Predictorが含まれます。
また、カスタム・デザイン・リファレンス・フロー（CDRF）では、次の機能強化が行われました。まず、Virtuoso Analog Design Environment GXLにTSMC専用のアプリケーション・プログラム・インターフェイス（API）を組み込み、統計シミュレーション・フローを高速化しました。さらに、FinFETアレイ設計向けには、モジュールジェネレーター（ModGen）テクノロジーを活用した新しい設計手法で、密度勾配の影響が回避できるようにし、加えて、デザイン・インプリメンテーション実行中にリアルタイムで寄生やエレクトロマイグレーション（EM）の違反の抽出、解析を行う、電気的特性を考慮したEAD（Electrically Aware Design）プラットフォームを導入しました。このフローに含まれるケイデンスのツールは、Virtuosoカスタム・デザイン・プラットフォーム、Integrated Physical Verification System、Physical Verification System、Quantus QRC Extraction Solution、Spectreシミュレーション・プラットフォーム、Voltus-Fi Custom Power Integrity Solution、Litho Electrical Analyzerです。
ケイデンスは、TSMCの16nm FinFET Plus（16FF+）向けの豊富なIP（Intellectual Property）ポートフォリオも同時に発表しました。詳細は「ケイデンス、TSMCの新しい16nm FinFET+プロセス向けに幅広いIPポートフォリオを発表」のニュース・リリースをご覧ください。

TSMC社コメント：Suk Lee氏（Senior Director, Design Infrastructure Marketing Division）：
「TSMCはケイデンスとの緊密な協業によってツールを認証しましたので、16nm FinFET Plusプロセスの高い性能と低い消費電力のメリットを引き出すことができるようになりました。また、デザインツールと製造プロセスが一体となったシームレスな動作についてテストを続けた結果、イタレーションの回避と予測性向上の実現も可能となりました。さらに、10nm FinFETプロセスでもケイデンスと積極的に協業を行っていますので、アーリー・カスタマー向けのフローがすでに利用可能となっています。」

ケイデンス・コメント：Chi-Ping Hsu（Senior Vice President and Chief Strategy Officer, EDA and Chief of Staff to the CEO）：
「技術革新はケイデンスのビジネスにおいて常に中核であり、これがTSMCとのパートナーシップ、そして16nmと10nmのFinFETテクノロジーの開発に投資を続ける理由です。TSMCとケイデンスは密接に協力して、お客様がシリコン技術を最先端で開発できるよう、技術の高度化を推進して行きます。最新モバイル製品用チップの製造で、多くの複雑な設計課題を克服してより早い市場投入を実現するために、16nm FinFET＋用の設計フローを利用しているお客様もすでにいらっしゃいますし、その先の10nm FinFETソリューションの採用を開始することもできます。」
 

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