Course Description
受講日数: 1日コース
価格:お一人様 45,000 円 (消費税別、お二人様以上にてお申込み下さい)
※開催日程、開催場所に関しましてのご相談、お問合せはjapan_esg@cadence.comまで お問合せ下さい
概要:Part Developer, Library Explorerの両ツールを用いてのConceptHDL用ライブラリの作成、 回路図設計に必要なシンボル及びパッケージングに必要なチップス・パート・ファイルの作成方法を習得します。 さらに、基板設計への情報の転送に使用されるフィジカル・パート・テーブルの登録等、ライブラリの構築から部品のリリースまでの一連のフローを、実習を通して学習します
Learning Objectives
コースカリキュラム:
- ライブラリ・プロジェクトの作成
- シンボル・ビューへのシンボル登録
- チップス・パート・ファイル(論理シンボルと物理シンボルのマッピング情報)の作成
- フィジカル・パート・テーブルへのプロパティ登録
- 作成された部品のテスト_リリース
- 様々な部品の登録実習
- マルチ・セクション部品
- ベクタ・ピン部品
- ベクタ・ピン部品
- 非対称部品と分割部品
※Allegro用ライブラリの作成方法については、本コースではなく、Allegro Interactiveコースにて 扱います。
Software Used in This Course
- Allegro PCB Librarian
Software Release(s)
- SPB16.x
Audience
受講対象者:
- Windowsの基礎知識(ファイルの編集等)をお持ちの方
- Concept HDL用ライブラリを構築する必要のある方
- Concept HDL Front to Back を受講済み、もしくはそれに準ずる知識をお持ちの方
Course ID: 86022
ONLINE TRAINING
Genus Synthesis Solution v16.1
This online class features the Cadence® Genus™ Synthesis Solution with next generation synthesis capabilities and how SoC design productivity gap is filled by Genus