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Cadence 的Synthesis技術縮短Renesas Micro Systems的量產前置時間

Encounter RTL Compiler為大型、複雜的ASIC設計提供結構分析功能,提升15%利用率並且有助於縮減晶粒尺寸

台灣新竹. 03 Dec 2012

2012年12月3日台灣新竹 — 全球電子設計創新領導廠商益華電腦(Cadence Design Systems, Inc.)宣布,Renesas Micro Systems Co., Ltd.已經採用Cadence® Encounter® RTL Compiler進行Synthesis合成作業,使複雜ASIC設計的利用率提高了15%,面積縮減8.4%,周轉時間更快速,而且成本更低。

「Renesas Micro Systems一直都與Candence益華電腦非常密切地合作,開發領先同級的網表(netlist)分析流程,早期深入透視潛在結構問題與效率不彰的根本原因。Encounter RTL Compiler解決了我們長期以來一直困擾的問題。」Renesas Micro Systems SoC開發事業部主任Kazuyuki Irie表示:「以前使用的流程,讓我們為了必須付出更多的布局與繞線時間而灰心喪志,每次分析和解決熱點與熱線實務的問題都必須耗費許多時間。Cadence的技術讓我們能夠更快速而且更具成本效益地邁進量產階段。」

當今的ASIC設計開發中,大規模、高速而且複雜的設計需求日漸高漲,Renesas Micro Systems專心致力於ASIC設計的高密度布局、高速和更短的周轉時間。過去,公司的工程師們執行布局與繞線工具之後,就很難解決嚴重的繞線實務問題,導至更長的周轉時間;工程師們一旦找到熱點,就必須執行布局與繞線工具,俾利於實現最高利用率、調整布局壅塞、平面規劃與電路最佳化。
 
Encounter RTL Compiler睥睨群雄,因為能夠提供在製程中早期實現網表結構分析的環境。這使得Renesas Micro Systems的工程師們能在執行布局與繞線之前,就先找出設計中可能有問題的結構。運用這項技術之後,不僅縮短了周轉時間,也使壅塞熱點的問題更容易解決,讓工程師們能夠更進一步地提升利用率,甚至縮小晶粒尺寸。
 
在製造過的某些ASIC中 — 到28奈米,Renesas Micro Systems提到,與該公司以前的作法相比,整體利用率提高達15%。由於善用Encounter RTL Compiler,Renesas成功地完成了許多複雜的ASIC設計,花費的時間更短、晶粒更小。
 
「如同其他許多技術公司一般,Renesas Micro Systems一直都在上市前置時間與成本當中尋找毛利。」Cadence益華電腦晶片實現事業群研發資深副總裁徐季平博士表示:「RTL Compiler是Cadence RTL-to-signoff流程中的關鍵技術,提供獨家功能讓產品更快速地上市,同時滿足當今嚴苛的晶粒尺寸要求。」
 
關於益華電腦(Cadence Design Systems, Inc.)
益華電腦致力於推動全球電子設計的創新,於現今IC與電子領域具有舉足輕重地位。客戶利用益華電腦的軟體、硬體、智財與服務,設計並驗證先進半導體、消費性電子產品、網路架構、網通設備與電腦系統。益華電腦總部位於加州聖荷西市,世界各地皆設有營業處、設計中心與研發機構,就近為全球電子業者提供服務。進一步瞭解本公司、產品與服務,請前往公司網站:www.cadence.com



 
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