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Cadence Encounter技術讓Open-Silicon在ARM雙核心Cortex-A9處理器上達到2.2 GHz效能

Open-Silicon達成突破性效能,同時在功耗、面積與上市前置時間方面實現長足的進步

台灣新竹. 08 Nov 2012

2012年11月8日台灣新竹– 全球電子設計創新領導廠商益華電腦(Cadence Design Systems, Inc.)宣布,頂尖半導體設計與製造公司Open-Silicon善用Cadence® Encounter® RTL-to-signoff流程的創新,在ARM® 雙核心Cortex™ -A9處理器的28奈米硬化上達到2.2 GHz效能。

Open-Silicon運用以行動運算應用為目標的處理器核心專屬的最新Encounter Digital RTL-to-signoff產品,包括RTL Compiler-Physical (RC-Physical)與Encounter Digital Implementation (EDI)系統。EDI系統配備先進的GigaOpt最佳化與Clock Current Optimization (CCOpt)技術,搭配RC-Physical,幫助縮減設計面積達10%、時脈樹功耗達33%以及整體漏電達27%,遠勝過以前的製程,而且加速設計收斂達兩個星期的時間。

Open-Silicon的晶片晉身尖端產品的行列,其中功耗、效能與面積(PPA)還有time-to-parts至關重要。Open-Silicon具備在許多行業的處理器設計實現的廣泛經驗,涵蓋網路架構/電信、儲存與運算,能夠實現以ARM技術為基礎的全方位SoC設計。現在客戶可以透過在Open-Silicon與Cadence最佳化RTL-to-signoff流程善用以ARM技術為基礎的設計卓越中心(Center of Excellence,CoE),在自己以ARM技術為基礎的產品中達成睥睨群雄的效能與功耗效率。

「毫無疑問地,改善設計人員生產力和上市前置時間當然是Open-Silicon快速執行SoC開發的關鍵。Cadence RTL-to-Sign-off流程具備絕佳可預測性,包括從RC-Physical到EDI系統以及sign-off專用的 Encounter Timing System (ETS)的卓越組合,強化了Open-Silicon提供以ARM處理器為基礎的業界頂尖SoC設計的競爭優勢。」Open-Silicon工程資深副總裁Taher Madraswala表示:「在先進製程ARM雙核心Cortex-A9處理器的典型條件下達到2.2 GHz效能,而且週轉時間很短,的確是Open-Silicon和Cadence能力與協作努力的最佳鐵證。PPA與執行時間的改進全都歸功於在我們的CoE晶片設計流程中採用Encounter GigaOpt與CCOpt技術,發揮了關鍵效用。」

Cadence Encounter RTL-to-signoff流程已經為以ARM處理器為基礎的設計而最佳化,幫助設計團隊達成最佳化PPA,實現全世界最先進的高效能和功耗效率的設計。這個流程包括Encounter RC-Physical、EDI系統與通過signoff驗證的有效的Cadence QRC Extraction還有ETS。EDI系統中全新的GigaOpt技術調和眾多CPU電源,更快速地產生高品質佳績,遠勝過傳統最佳化引擎。此外,完善整合的CCOpt技術藉由邏輯/實體最佳化而實現時脈樹合成一致化,獲致重大的PPA改善。

多虧這項成功,Open-Silicon在其CoE中完成了在Encounter RTL-to-signoff流程上的標準化,適用於硬化以ARM技術為基礎的高效能SoC。

「我們恭喜Open-Silicon的這項重大成就,並感謝Open-Silicon與Cadence通力合作,使PPA最佳化,實現了全世界最先進而且複雜的以ARM處理器為基礎的設計。」Cadence益華電腦晶片實現事業群研發資深副總裁徐季平表示:「Cadence益華電腦與夥伴協同作業,專心致力於讓客戶能夠設計實現高效能處理器,讓當今許多流行的電子產品如虎添翼。」

關於益華電腦(Cadence Design Systems, Inc.)
益華電腦致力於推動全球電子設計的創新,於現今IC與電子領域具有舉足輕重地位。客戶利用益華電腦的軟體、硬體、智財與服務,設計並驗證先進半導體、消費性電子產品、網路架構、網通設備與電腦系統。益華電腦總部位於加州聖荷西市,世界各地皆設有營業處、設計中心與研發機構,就近為全球電子業者提供服務。進一步瞭解本公司、產品與服務,請前往公司網站:www.cadence.com



 
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