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台積公司TSMC驗證Cadence 3D-IC技術適用於其CoWoS™參考流程

Cadence益華電腦設計流程與記憶體介面技術使新一代高效能行動裝置得以實現

台灣新竹. 18 Oct 2012

2012年10月18日台灣新竹 — 全球電子設計創新領導廠商益華電腦(Cadence Design Systems, Inc.)宣布,台積公司透過開發CoWoS™測試載具,包含SoC與Cadence Wide I/O記憶體控制器和實體層IP,已經驗證Cadence® 3D-IC技術適用於其CoWoS™ (chip-on-wafer-on-substrate)參考流程。這是晶圓廠市場區隔中第一個晶片驗證的參考流程,能夠實現多重晶粒整合,並且具備台積公司CoWoS™與Cadence 3D-IC技術,使3D-IC設計成為電子公司具體可行的選項。

3D-IC解決方案中的驗證技術涵蓋Cadence Encounter® RTL-to-signoff與Virtuoso®客製/類比平台;也包含Cadence系統級封裝產品,還有最近併購的Sigrity 功率察覺(Power aware)晶片/封裝/電路板訊號完整性解決方案,幫助工程師們克服從規劃到設計實現、測試、分析與驗證等的晶粒堆疊與矽載體的挑戰。現在,Cadence Encounter Digital Implementation (EDI)系統、QRC萃取與Cadence實體驗證系統中,已經自動支援能夠簡化凸塊配置的台積公司獨家CoWoS™複合凸塊單元。CoWoS™參考流程擁有CoWoS™設計套件的支援,還有台積公司測試載具的晶片驗證結果。

台積公司選用Cadence益華電腦高頻寬、低功耗Wide I/O控制器與實體設計IP解決方案,運用CoWoS™技術將SoC連結到Wide I/O DRAM,記憶體介面具備每秒超過100Gbit的巔峰資料傳輸率。

3D-IC技術為開發當代複雜設計的工程師們提供許多關鍵優勢,包括更高效能、更低耗電與更小的體積。台積公司的CoWoS™是完善整合的製程技術,將眾多晶片黏接到單一裝置以減少耗電和體積,同時提供系統效能。Cadence益華電腦3D-IC技術讓眾多晶片能夠在數位、客製與封裝環境中協同設計,在晶片與矽載體上實現矽穿孔(through-silicon vias,TSVs),而且支援微凸塊對準、配置、繞線、測試設計以及從系統觀點的分析和驗證。Wide I/O控制器和實體證明了3D-IC技術在建置記憶體子系統方面的優勢,實現更高的記憶體頻寬,而且大幅減少作業耗電。

「Cadence 3D-IC技術使新一代高效能行動裝置得以實現,並提供在系統效能與功耗效率上的重大優勢。」Cadence益華電腦晶片實現事業群研發資深副總裁徐季平表示:「我們一直與台積電合作CoWoS™製程,確保基礎架構準備就緒,支援這項重要的新興技術。」

「台積公司持續與Cadence益華電腦密切合作,讓業界能夠享用3D-IC。」台積公司設計建構行銷處(Design Infrastructure Marketing)資深處長Suk Lee表示:「我們已經與開放創新平台設計生態環境夥伴合作了3年,將CoWoS™設計流程準備就緒以進行量產,現在我們已做好準備將運用台積公司的CoWoS™技術協助客戶實現3D-IC設計。」

關於益華電腦(Cadence Design Systems, Inc.)
益華電腦致力於推動全球電子設計的創新,於現今IC與電子領域具有舉足輕重地位。客戶利用益華電腦的軟體、硬體、智財與服務,設計並驗證先進半導體、消費性電子產品、網路架構、網通設備與電腦系統。益華電腦總部位於加州聖荷西市,世界各地皆設有營業處、設計中心與研發機構,就近為全球電子業者提供服務。進一步瞭解本公司、產品與服務,請前往公司網站:www.cadence.com



 
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