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Cadence Signoff 解決方案為STMicroelectronics意法半導體創造上市時間優勢

運用完善整合的Cadence Signoff 技術 縮短好幾個星期的複雜SoC設計循環與時序收斂時間

台灣新竹. 16 Oct 2012

2012年10月16日台灣新竹 — 全球電子設計創新領導廠商Cadence益華電腦宣布,為各式各樣電子應用的客戶們提供服務的全球半導體領導廠商意法半導體(STMicroelectronics)運用Cadence® signoff 解決方案,縮短了好幾個星期的28奈米系統晶片(SoC)設計時間。遵循Cadence RTL-to-GDSII流程,ST部署了Cadence signoff 技術以提升品質和生產力,同時縮短先進SoC試產的前置時間。

意法半導體(STMicroelectronics)一致化平台事業部研發協理Thierry Bauchon表示:「Cadence signoff解決方案讓我們的開發時間表縮短了好幾個星期。例如,我們才能夠在24小時裡,修正同時發生在這個設計的60多種模式(mode-corner)組合中的數千個時序衝突(holdtime violations),其中包含了2千多萬個邏輯單元 — 若運用舊有的signoff技術就必須耗費好幾個星期的時間。」

意法半導體善用Cadence Encounter® Timing System與Cadence QRC Extraction的整合,搭配Encounter Digital Implementation (EDI) System,達成了縮短試產前置時間的優勢。

在28奈米以下的製程,因為更小的電路裝置(drawn devices)而導致的更多時序衝突,必須提高signoff所需製程邊界(process corners)的數量,以確保晶片正常運作。Encounter Timing System獨家提供周延的、涵蓋整體設計流程,具實體意識,多重模式多重邊界(MMMC)分析,與工程變更命令(ECOs),乃至最終的signoff。ST特別推崇在時序最佳化時瞭解單元佈線的能力,還有分配眾多模式與邊界以供分析的能力,堪稱為提升ECO品質與最終設計收斂的週轉時間的關鍵。

Cadence益華電腦晶片實現事業群資深副總裁徐季平博士表示:「我們很樂於與ST意法半導體等技術創新廠商合作,也致力於持續提供最佳而且最高生產力的技術、工具和流程,幫助客戶完成工作。對複雜的、MMMC、28奈米設計與ECO而言,完善整合的Cadence signoff 解決方案獨家具備協助實現卓越晶片品質、設計人員生產力並且縮短上市前置時間的能力,讓客戶印象深刻!」

關於益華電腦(Cadence Design Systems, Inc.)
益華電腦致力於推動全球電子設計的創新,於現今IC與電子領域具有舉足輕重地位。客戶利用益華電腦的軟體、硬體、智財與服務,設計並驗證先進半導體、消費性電子產品、網路架構、網通設備與電腦系統。益華電腦總部位於加州聖荷西市,世界各地皆設有營業處、設計中心與研發機構,就近為全球電子業者提供服務。


 
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