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Cadence Allegro通過使用Microsoft SharePoint的高效協作ECAD環境加速產品創建

Allegro 16.6加快timing-aware實體設計與驗證功能,將高速介面設計的 timing closure加快30-50%

台灣新竹. 08 Oct 2012

2012年10月 8 日; 台灣新竹 – 全球電子設計創新領先企業Cadence益華電腦,近日宣佈推出最新版Allegro印刷電路板(PCB)技術- Allegro 16.6,為客戶對於高效產品開發提供有效的解決方案。
 
Allegro 16.6能夠將高速介面設計的 timing closure加快30-50%,這有賴於使用Microsoft® SharePoint®技術為基礎、PCB設計用的業界首個ECAD團隊協作環境所提供的 timing-aware實體設計與驗證功能。
 
「晶片設計者的任務是在緊迫的上市時間限制下開發日益複雜的產品,快速方便地運用本地與國際設計團隊和資源,才能帶來真正的競爭優勢。」,微軟創新及產品生​​命週期管理解決方案主管Simon Floyd說,「Cadence PCB設計工具與SharePoint合作,提供了一種可以促進團隊協作、設計創建與控制,及生產力明顯提升的良好環境。」
 
Allegro 16.6產品線的新功能有助於更進一步提供小型化設計的雙面及垂直元件嵌入​​、能夠加快timing closure 的 timing-aware實體設計與驗證功能、改進ECAD (electrical CAD) 和MCAD (mechanical CAD) 協同設計功能,這些都對加快開發功能豐富的電子產品來說至關重要。
 
Cadence益華電腦於2011年推出Allegro套件業界領先的PCB設計小型化功能。Allegro 16.6產品套件繼續利用嵌入式主動及被動元件最新的生產工藝,解決電路板尺寸不斷縮小有關的特定設計問題。元件可利用Z軸垂直潛入到PCB內層,大幅減少X和Y軸佈線空間。
 
「我們領先的ECP(C)技術滿足了客戶對於節約成本的小型化需求」,AT&S先進封裝首席運營長Mark Beesley說,「Cadence與AT&S已經合作多年,如今正在解決共同客戶對於先進小型化技術的需要。」
 
Allegro 16.6通過自動交互延遲調整(AiDT)加快timing-aware實體設計。自動交互延遲調整可縮短時間,滿足高級標準介面的時序約束,例如DDR3等,縮短的程度可達30-50%。AiDT可幫助用戶於逐個介面(interface-by-interface)迅速調整關鍵高速訊號的時間,或將其應用於byte-lane級,將PCB上的線路調整時間從數日縮短到幾個小時。EMA Timing Designer結合Allegro PCB SI功能,幫助用戶迅速實現關鍵高速訊號的timing closure。
 
PCB/enclosure協同設計通過ECAD-MCAD流程進行簡化,此是基於proStep iViP標準的EDMD schema 2.0版本。此流程可減少ECAD和MCAD團隊之間不必要的重復過程,縮短產品開發時間。如須瞭解更多關於Cadence益華電腦Allegro產品的訊息,可上網查詢:www.cadence.com/products/pcb/pages/whatsnew.aspx


 
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