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ARM於Cadence Encounter數位平臺優化其POP解決方案

台灣新竹. 08 Aug 2012

2012年8月 8 日; 台灣新竹 – ARM與Cadence益華電腦宣布一項嶄新的解決方案首次上市, 這是一系列可使設計人員針對基於ARM Cortex-A系列處理器的系統晶片(SoCs)提高性能、降低功耗和縮短上市時間之組合解決方案中的一種。
 
這種初始方案採用Cadence Encounter數位平台,優化ARM POP IP技術,用於基於TSMC 40LP工藝的Cortex-A9處理器,包括超低閾值電壓(uLVT)。這種解決方案成果可以通過ARM公司授權使用,以加速ARM處理器的實現。
 
POP IP包括內核硬化加速技術,它集成最新的ARM Artisan先進物理IP,以實現業界領先的功耗、性能和面積(PPA)指標。在這種組合方案中,POP IP與Cadence Encounter RTL-to-GDSII技術緊密結合,包括RTL Compiler-Physical和突破性的時鐘同步優化(CCOpt)設計技術,從而實現採用POP IP進行Cortex-A9實現的市場主導和認證基準。這是兩個公司長期合作的最新里程碑,使得雙方的共同客戶能夠更高效率地設計先進的SoCs。
 
在推出新POP IP之前,ARM與Cadence研發和設計服務部門就一直進行著緊密的合作,希望以最快速度開發新的ARM處理器和或新的工藝技術來保障客戶的利益。在TSMC 28HPM研發過程中,ARM與Cadence的合作包括單核、雙核和四核Cortex-A9和Cortex-A15處理器的實現。
 
ARM物理IP部門市場副總裁John Heinlein博士認為:「客戶面臨不斷增加的壓力,希望實現更好的功耗和性能,我們與Cadence的合作說明,客戶通過採用我們的POP IP解決方案可實現更高的性能和更低的功耗。我們以大量的實現知識和綜合性基準,配合Cadence矽驗證方法論,使得ARM所提供的POP技術可以確保客戶能縮短其新品的上市時間。」
 
POP解決方案包括三個關鍵因素,它們對優化ARM處理器的實現不可或缺。首先,它包含Artisan物理IP標準單元邏輯和記憶體緩存實體,它們是專門為特定的ARM處理器和製造技術所定制。
 
其次,它包含綜合基準報告,可準確證明ARM針對處理器實現所取得的條件和結果,涵蓋配置封裝和設計目標。最後,它包含了詳盡的實現知識,包括版圖、腳本、設計工具和POP實現指南,使得終端客戶能以最快的速度和最低的成本實現類似的目標。
 
Cadence Encounter RTL-to-GDSII設計團隊針對世界上最先進的ARM高性能處理器,進行優化其功耗、性能和面積的任務。綜合性的Cadence流程包括Encounter RTL Compiler、Encounter Digital Implementation System、簽收驗證的Cadence QRC Extraction,以及Encounter Timing System。另外,CCOpt技術統一了時序和綜合邏輯/物理優化,功耗、性能和面積的問題也同時獲得顯著改善。
 
Cadence矽實現部門研發資深副總裁徐季平博士表示:「通過與ARM工程團隊的緊密合作,我們為先進的ARM處理器開發出業界領先的性能、功耗和面積優勢。雙方的通力合作使客戶得以在開發最高品質晶片產品的同時,同時擁有快速上市的競爭優勢。」
 


 
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