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UMC聯華電子在28奈米製程採用Cadence益華電腦DFM Signoff設計流程

Cadence益華電腦為UMC聯華電子客戶加速微影、CMP與LDE分析可製造性設計流程

台灣新竹. 17 Jul 2013

重點
•  嶄新流程融合業界頂尖DFM預防、分析與signoff功能
•  廣泛的基準測試後選定Cadence益華電腦技術
•  DFM解決方案大幅提高客戶的生產力並強化良率
 
2013年7月17日台灣新竹 — 全球電子設計創新領導廠商益華電腦(Cadence Design Systems, Inc.)今天宣布,經過廣泛的基準測試後,半導體晶圓廠聯華電子(United Microelectronics Corporation,UMC)公司已經採用Cadence® 「設計中(in-design)」與signoff DFM(design-for-manufacturing)流程,執行28nm設計的實體signoff與電子變異性最佳化。這個流程解決了隨機與系統良率問題,為客戶提供另一個通過晶圓廠驗證的28nm設計流程。這些新流程是與UMC聯華電子合作開發的,融合業界頂尖的DFM預防、分析和signoff功能,包括Cadence Litho Physical Analyzer (LPA)、Cadence Pattern Analysis、Cadence Litho Electrical Analyzer (LEA)和Cadence Chemical-Mechanical Polishing Predictor (CCP)技術。
 
在28nm和以下製程,精準地預測和自動修正DFM「熱點」以縮短達成高良率目標所需的時間(time-to-yield),是非常關鍵的。UMC聯華電子加入頂尖晶圓廠紛紛在Cadence DFM解決方案上進行標準化的陣容,大幅提高客戶的生產力與良率。DFM signoff技術緊密地整合到Encounter ® 數位與Cadence Virtuoso®  客製/類比設計實現與sign-off解決方案中。這套解決方案為客戶提供「一次設計即正確(correct-by-design)」的功能,建立微影、CMP和佈局依賴效應之實體與參數影響的模型並加以分析,然後使設計實現最佳化,以紓解設計上的實體與電子變異,讓使用者能夠達到自己的量產前置時間(time-to-volume)目標。
 
「為了達成我們的上市前置時間目標,28nm的DFM解決方案必須提供低成本、精準的晶片預測能力以及高效能。」UMC聯華電子負責矽智財與設計支援的簡山傑副總表示:「經過嚴格評估之後,Cadence DFM技術以其優異的實體和電子DFM分析特性而雀屏中選。現在,聯華電子能夠為客戶的先進製程設計提供更佳的預測和更快速的周轉時間。」
 
「在先進製程,試產之前預防可能的DFM熱點與良率限制因素是非常重要的,才能夠實現一次就成功(first-silicon success)與最高晶片良率。」Cadence益華電腦晶片實現事業群晶片Signoff與驗證副總裁Anirudh Devgan表示:「我們與UMC聯華電子緊密合作,不斷地投資於能夠強化我們在sign-off技術上領先地位的技術,例如為現在與未來製程提供具備DFM意識的設計實現流程。」
 
關於益華電腦
益華電腦致力於推動全球電子設計的創新,於現今IC與電子領域具有舉足輕重地位。客戶利用益華電腦的軟體、硬體、智財與服務,設計並驗證先進半導體、消費性電子產品、網路架構、網通設備與電腦系統。益華電腦總部位於加州聖荷西市,世界各地皆設有營業處、設計中心與研發機構,就近為全球電子業者提供服務。進一步瞭解本公司、產品與服務,請前往公司網站:
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