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Cadence益華電腦推出Tempus時序Signoff解決方案,提供在設計收斂與Signoff 方面前所未見的效能

台灣新竹. 21 May 2013

重點:
• Tempus時序分析實現更快速的效能,遠勝過傳統時序分析解決方案
• 具備高延展性,足以因應數百萬處理程序之設計的全平面分析
• 整合式signoff收斂環境充分利用創新的實體意識ECO技術,使設計收斂時間縮短好幾個星期

2013年5月21日台灣新竹 — 在加速複雜IC開發更容易的當下,益華電腦(Cadence Design Systems, Inc.)今天發表Tempus™時序 Signoff解決方案(Timing Signoff Solution),這是嶄新的靜態時序分析與收斂工具,精心設計讓系統晶片(System-on-Chip,SoC)開發人員能夠加速時序收斂,讓晶片設計更快速地投入製造流程。Tempus 時序Signoff解決方案意謂全新的時序signoff工具作法,讓客戶能夠縮短時序signoff收斂與分析,實現更快速的試產,同時創造良率更高、面積更小而且功耗更低的設計。
 
「在Cadence益華電腦,我們的使命是幫助客戶建立絕佳、勝利的產品。」Cadence益華電腦總裁兼執行長陳立武表示:「在當今複雜SoC上達成設計收斂還要滿足上市時間要求,堪稱為一項艱鉅的挑戰。我們開發了Tempus時序signoff分析,與客戶和生態系夥伴們並肩合作,克服這個挑戰。」

Tempus導入的全新功能包括:
• 市場上第一個大量普及的平行時序引擎,能夠延展以利用多達數百顆CPUs。
• 平行架構讓Tempus能夠分析具備數百萬處理程序的設計,絕不犧牲精確度。
• 全新的路徑式分析引擎,駕馭多重核心處理能力而提高良率。Tempus具備效能優勢,能夠比其他解決方案更廣泛地運用路徑式分析。
• 多重模式、多重角落(MMMC)分析與具備實體意識的時序收斂,巧妙地運用多重執行緒與分散式時序分析。

Tempus先進功能可處理包含數百萬單元處理程序的設計,不會犧牲準確度。打從一開始便與客戶密切合作,證明了在以傳統流程需要耗費好幾個星期的設計上,Tempus只消幾天工夫便可達成時序收斂。

「現在,時序收斂與signoff所花的時間將近整個設計實現流程的40%。傳統signoff流程無法滿足複雜設計時序收斂日益緊迫的要求。」Cadence益華電腦研發副總裁Anirudh Devgan表示:「Tempus代表時序signoff工具創新與效能的一大進步,駕馭多重處理、嶄新建模技術與ECO功能,比傳統流程更快速地達成signoff。」

「我們非常樂見Cadence推出靜態時序分析(STA)領域的新功能。」德州儀器(Texas Instruments)處理器開發協理Sanjive Agarwala表示:「隨著我們轉移到更先進的製程,時序收斂會變得更困難。很高興看到Cadence勇於承擔這項挑戰,提供精心設計的全新技術,克服棘手的設計收斂問題。」

供貨情報
Tempus預計將於2013年第三季開始供貨。Cadence計劃在今年6月3-5日於德州奧斯丁舉辦的DAC展覽中展示Tempus的先進功能,更多訊息請參考(Link)。
 
關於益華電腦
益華電腦致力於推動全球電子設計的創新,於現今IC與電子領域具有舉足輕重地位。客戶利用益華電腦的軟體、硬體、智財與服務,設計並驗證先進半導體、消費性電子產品、網路架構、網通設備與電腦系統。益華電腦總部位於加州聖荷西市,世界各地皆設有營業處、設計中心與研發機構,就近為全球電子業者提供服務。進一步瞭解本公司、產品與服務,請前往公司網站:
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