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Cadence益華電腦實體驗證系統通過GLOBALFOUNDRIES 65nm至14nm FinFET製程認證

台灣新竹. 12 Mar 2014

重點
*此認證確保包括精確度及65nm 至 14nm FinFET製程的實體驗證signoff先進技術
*雙方客戶都能夠在Cadence Virtuoso與Cadence Encounter密切整合的平台上設計和驗證佈局

全球電子設計創新領導廠商益華電腦(Cadence Design Systems, Inc.)今天宣布,GLOBALFOUNDRIES已經認證Cadence®實體驗證系統(Physical Verification System,PVS)適用於65nm至14nm FinFET製程技術的客製/類比、數位與混合訊號設計實體signoff。這項認證涵蓋Cadence認可的PVS規則(rule decks),適合於Cadence Virtuoso® 整合式PVS、Cadence Encounter® 數位設計實現系統(Digital Implementation System)與全晶片signoff中所使用的實體驗證。對雙方客戶而言,通過認證的Cadence PVS規則是不可或缺的,能夠在Cadence類比與數位流程中完全發揚設計中實體驗證(in-design physical verification)的優勢,還能使全晶片實體signoff完美無缺。

GLOBALFOUNDRIES設計解決方案協理Richard Trihy博士表示:「頂尖創新的廠商紛紛轉移到更小的面積,尋找能夠跟上瞬息萬變需求腳步的工具。由於Cadence PVS 支援65nm至14nm技術製程,雙方的客戶現在能夠受惠於Virtuoso與Encounter流程中的設計中實體驗證。」

雙方的客戶現在可以在PVS進行標準化,透過與Cadence Virtuoso客製IC設計平台和Encounter數位設計實現系統的密切整合而實現設計中signoff,甚至實現全晶片signoff。設計中In-design PVS讓客戶們無論在Virtuoso或Encounter平台中,都能夠即時偵測錯誤、產生修正指南、遞增式驗證修正,以及預防新的錯誤。Virtuoso整合式PVS將signoff PVS技術整合到Virtuoso Layout Suite中,並以互動式「即時」模式在繪製的同時驗證設計。Encounter數位設計實現系統中具備時序意識的PVS遞增式金屬填充作法大幅縮短了signoff ECO (工程變更)周轉時間,遠勝過傳統流程。通過認證的PVS實體signoff確保設計符合複雜規則的要求,並且符合晶片功能的需求,又不會犧牲精準度。

Cadence數位與Signoff事業群資深副總裁Anirudh Devgan博士表示:「由於製造中的曝光設備缺口越來越大,實體signoff規則與檢查持續大幅成長。我們透過與GLOBALFOUNDRIES和客戶的密切合作,在當今最先進幾何佈局的要求下,不斷地提供能夠滿足設計與signoff複雜設計需求的技術。透過實體signoff的PVS規則台的認證,我們的客戶可在設計中駕馭與Cadence平台的最佳整合,實現最快速的設計定案(tapeout)前置時間。」
PVS規則台資料訊息可上GLOBALFOUNDRIES網站:www.global-foundryview.com查詢。

關於Cadence
Cadence(納斯達克:CDNS)益華電腦致力於推動全球電子設計的創新,於現今IC與電子領域具有舉足輕重地位。客戶利用益華電腦的軟體、硬體、智財與服務,設計並驗證先進半導體、消費性電子產品、網路架構、網通設備與電腦系統。益華電腦總部位於加州聖荷西市,世界各地皆設有營業處、設計中心與研發機構,就近為全球電子業者提供服務。進一步瞭解本公司、產品與服務,請前往公司網站:www.cadence.com


 
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