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TSMC台積公司參考流程納入Cadence益華電腦數位與客製/類比工具,實現16nm FinFET設計

台灣新竹. 24 Sep 2013

重點:

  • 數位設計工具支援TSMC台積公司16nm參考流程,運用16nm FinFET四核心設計以及ARM Cortex-A15,搭配最先進的配置與高效能ARM Cortex行動處理器
  • 客製/類比設計工具支援TSMC 16nm客製設計參考流程,具備最佳化的16nm純正SKILL PDK,讓設計人員能夠立即享受最先進的Virtuoso功能
  • Cadence益華電腦工具,包括全新Tempus Timing Signoff Solution,已經獲得TSMC V0.5工具認證,並繼續向符合V1.0規格要求邁進

全球電子設計創新領導廠商益華電腦(Cadence Design Systems, Inc.)今天宣布,其數位、客製與signoff工具已經實現了創新的方法,讓客戶能夠享受TSMC台積公司16nm FinFET製程更高效能、更低功耗與更小面積的優勢。台積公司 16nm客製設計參考流程(Custom Design Reference Flow)是以目前進行的 16nm FinFET工具認證為基礎而開發的,目前是在設計參考手冊(Design Rule ManualDRM)V0.5版與SPICE工具。兩家公司將繼續認證直到V1.0版本Cadence® 數位設計工具適用在16nm FinFET四核心設計,在台積公司 16nm參考流程中融入ARM® Cortex™-A15行動處理器以利方法驗證,目標是要大幅改善客戶設計能力、效能與面積(PPA)。這個流程是運用Cadence Encounter® 數位設計實現系統(Digital Implementation System)而建置的,並包括Cadence signoff工具:Physical Verification SystemQRC ExtractionTempus™ Timing Signoff解決方案與Encounter Power System

台積公司 16nm客製設計參考流程融合了最佳化16nm純正SKILL® 製程設計套件(process design kitsPDKs)的使用,透過在每個設計階段都應用一些鰭(fins),搭配強化生產力的全套卓越Virtuoso® 功能以實現頂尖的客製/類比設計,成就創新的FinFET客製設計流程。嶄新功能包括運用模組產生器(modgens)FinFET客製佈局、FinFET自動對準與鄰接(abutment)、支援佈局自動化的先進規則,以及fluid guard ring的產生。流程中的客製/類比工具包括Virtuoso Schematic EditorVirtuoso Layout SuiteVirtuoso Analog Design EnvironmentSpectre® Simulator。流程中的Signoff工具包括QRC ExtractionPhysical Verification SystemVirtuoso Power System

台積公司設計基礎架構行銷事業部資深協理Suk Lee表示:「隨著越來越多電子公司投入16nm FinFET技術懷抱以追求省電和效能優勢,瞭解自己的設計工具與製造流程經過妥善測試是非常重要的,以確保能夠彼此順暢搭配。這些Cadence益華電腦技術納入台積公司參考流程,有助於我們的客戶滿足自己的上市前置時間目標,並維繫先進技術設計的競爭優勢。」

Cadence
益華電腦技術長兼數位與signoff事業群資深副總裁徐季平博士表示:「我們及早投資於FinFET技術開發以及與台積公司間的長期穩固的夥伴關係,不斷地開創全世界最先進晶片開發的康莊大道。我們現在已經有許多客戶在台積公司運用這些流程製造晶片,很快就能夠讓未來的最新行動裝置威力更上層樓。」


關於益華電腦
益華電腦致力於推動全球電子設計的創新,於現今IC與電子領域具有舉足輕重地位。客戶利用益華電腦的軟體、硬體、智財與服務,設計並驗證先進半導體、消費性電子產品、網路架構、網通設備與電腦系統。益華電腦總部位於加州聖荷西市,世界各地皆設有營業處、設計中心與研發機構,就近為全球電子業者提供服務。進一步瞭解本公司、產品與服務,請前往公司網站:
www.cadence.com



 
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