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Cadence益華電腦發表全新Allegro TimingVision 加快高速PCB介面的時序收斂速度達67%

台灣新竹. 17 Mar 2014

重點:
• TimingVision環境提供創新而且獨一無二的環境,加速Allegro PCB Designer解決方案中的時序收斂
• 互動式的自動繞線功能搭配TimingVision環境,加快DDR3記憶體等複雜高速介面上的時序收斂速度達67%
• Allegro Sigrity使用者能夠結合TimingVision與Sigrity具電源(PI)與訊號完整性(SI)分析,快速設計實現並精準地符合記憶體介面規格
• Cadence實現可預測而且高成本效益的產品生產流程:從IP、SoC、封裝到PCB乃至於整個系統

全球電子設計創新領導廠商益華電腦(Cadence Design Systems, Inc.)今天發表全新的Allegro® TimingVision™ 環境,縮短介面時序收斂時間達67%。TimingVision環境涵蓋於Cadence® Allegro PCB Designer中,讓PCB設計人員能夠大幅節省確保介面中訊號符合時序要求所需的時間。隨著DDR3/DDR4、PCI Express與SATA等當今先進通訊協定中所要求的資料傳輸率增高而供應電壓降低,這項功能變得越來越重要。

TimingVision環境運用嵌入式時序引擎來分析整個介面結構並開發時序目標,有助於讓設計人員在圖面上直接善用即時延遲與相位資訊(delay and phase information)。這樣就可以大幅減少手工編輯、整體設計實現時間與設計人員所花費的精神。搭配Cadence Sigrity™ 具功耗意識SI分析工具時,TimingVision環境能夠實現符合標準介面規格要求的快速設計實現與調整,減少解決時序問題時嘗試錯誤的次數。

TimingVision環境適合於包括先進高速介面等PCB,尤其適合於PC、平板電腦、智慧手機與雲端資料中心基礎架構應用。主要功能包括:
• TimingVision環境,在編輯設計圖面時提供現行與相關訊號的動態回饋
互動式的自動相位調整(AiPT),補償選定差分對(differential pairs)上的靜態與動態相位條件
• 互動式的自動延遲調整(AiDT),補償匯流排(byte lane)訊號佈線上設計所規定的傳播延遲(propagation delay)、相對傳播延遲與走線長度等條件

和碩聯合科技電腦輔助工程副理黃裕仁(Sky Huang)表示:「運用這項全新的Allegro技術,解決了我們在繞線與線長調整所花費過多的時間與困難。設計團隊可以有更多時間,投入到開發滿足市場需求的嶄新產品上。」

Cadence益華電腦研發副總裁AJ Incorvaia表示:「Cadence能夠滿足從晶片到最終產品等所有高速IP設計實現與驗證的需求。藉由TimingVision環境的導入,PCB設計人員現在擁有通過驗證而且高效率的解決方案,能夠滿足日益高漲的複雜時序收斂挑戰。」

TimingVision環境搭配互動式繞線環境現在作為Allegro PCB High-Speed Option之一環,目前已供貨。

關於Cadence
Cadence(納斯達克:CDNS)益華電腦致力於推動全球電子設計的創新,於現今IC與電子領域具有舉足輕重地位。客戶利用益華電腦的軟體、硬體、智財與服務,設計並驗證先進半導體、消費性電子產品、網路架構、網通設備與電腦系統。益華電腦總部位於加州聖荷西市,世界各地皆設有營業處、設計中心與研發機構,就近為全球電子業者提供服務。進一步瞭解本公司、產品與服務,請前往公司網站:www.cadence.com


 
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