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Cadence擴大在台積公司 整合式簽核(signoff)標準作業流程中的工具支援 新增合成、佈局與繞線以及RC萃取等功能

Cadence益華電腦以針對低功耗設計的共同功率格式 (CPF) 強化台積公司 65奈米整合式簽核(signoff)標準作業流程

台灣新竹. 21 Apr 2010

2010年4月21日,台灣新竹 – 全球電子設計創新領導商益華電腦 (Cadence)今天宣布,擴大在台積公司(TSMC) 65奈米整合式簽核(signoff)標準作業(Integrated Signoff Flow)中的工具支援,導入RTL Compiler、EDI System、QRC Extraction與Encounter Timing System實現訊號完整性。遵照台積公司整合式簽核(signoff)標準作業流程中通過完善驗證、編寫與紀錄的程序,雙方的客戶現在能夠針對65奈米設計,以可預測而且更短的量產前置時間,建立RTL-to-GDSII前段到後段的流程。
 
 
創意電子(Global Unichip)是台積公司開放式創新平台(Open Innovation Platform)生態系統成員之一,與台積公司和Cadence益華電腦協力測試整合式簽核(signoff)標準作業流程。創意電子設計服務副總裁謝紀強表示:「從2008年起,我們運用以Cadence益華電腦為基礎的流程,每年成功投產二十幾個65奈米設計專案。」
 
 
「我們在整合式簽核(signoff)標準作業流程上與台積公司和Cadence益華電腦通力合作,提供我們一個進一步強化設計流程效率的絕佳良機,而這也是我們成就更多客戶成功案例不可取代的關鍵。」
 
 
台積公司設計建構行銷處資深處長莊少特表示:「要能成功地進行低功耗、高效能SoC晶片設計實體驗證,雙方的客戶都需要經業界驗證並認可有效的最佳方法,並為晶片設計的量產做好準備。為了達到這個目標,我們與Cadence益華電腦密切合作,將其晶片設計實體驗證與RC萃取功能整合到我們的流程中,進一步擴大了台積公司整合式簽核(signoff)標準作業流程中的EDA工具支援。」
 
 
Cadence益華電腦資深設計實現研發副總裁徐季平博士表示:「Cadence益華電腦與台積公司一直保持密切的合作關係,確保設計團隊能夠運用我們的解決方案,加速完成其設計目標。」「我們的客戶藉由EDI System與RTL Compiler,能夠享受兩種世界級產品所帶來的優勢:一為EDI System與RTL Compiler針對大尺寸、高效能晶片所提供的實體合成與設計收斂功能,二則是以台積公司整合式簽核(signoff)標準作業流程而實現設計的世界級製造品質。」

 


 
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