高科技厂商三星电子有限公司使用Cadence统一数字流程，从RTL到GDSII，成功实现了20纳米测试芯片的流片。 Cadence Encounter工具集成了平台的流程与方法学的应用，满足了三星片上系统 (SoC) 产品对于高级20纳米工艺技术的需要。

此次流片成功表明了三星在高级工艺节点上设计与生产的领先地位，以及Cadence统一数字流程拓展到下一个工艺节点的实力。

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海思半导体有限公司使用Cadence Virtuoso 加速并行仿真器（APS，Accelerated Parallel Simulator）检验其复杂的ASIC，实现了验证流程的巨大进步。加速并行仿真器被世界顶级的模拟设计团队广泛采用，可以大幅加快设计周期，同时提供更全面的仿真覆盖，防范错误。

加速并行仿真器通过广泛的晶圆厂支持、模型与电路验证帮助确保设计意图保持不变。统一的设计意图是成功的关键，也是高效硅实现的关键，这是EDA360的主要原则之一。

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2011年7月12日，Cadence宣布已收购Azuro公司，该公司是引领新一代系统级芯片优化与数字实现转型的先锋企业。Azuro提供独特的时钟同时优化技术，又称为CCopt技术，它可以为设计师提供卓越的功能，应对越来越严峻的性能、功耗与面积挑战。

此次收购Azuro，以及最近对 Altos 的收购，都表明Cadence致力于投资与开发必要的最新技术，帮助客户实现新一代的SoC设计。

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设计约束，包括时钟界定、延迟规范与时序异常，如伪路径与多周期路径异常，构成整个设计流程的一个重要组成部分。设计约束被用于从RTL综合到物理布局布线的各个设计阶段。然而，这些设计约束是手动开发的，随着设计规模与复杂性的提高，这些设计约束在数量和复杂性方面也随之提高。错误的设计及约束会影响设计优化效果，诸如面积和功耗等设计对象，无法达到最优；更有甚者，导致芯片设计失败。

Conformal Constraint Designer (CCD) 是Encounter Formal Verification商业部门Conformal产品系列的成员。CCD拓展了Conformal的形式等值检查技术，使用结构分析与形式技术进行约束验证的自动化解决方案。本文将介绍CCD工具的体系结构，列举详细的验证功能，以及异常检查算法。CCD支持用SDC格式所写的设计约束。所介绍的设计约束验证功能包括：SDC质量检查；根据综合或时序分析的结果识别伪时序路径；伪路径与多周期路径异常的验证。

Conformal Constraint Designer解决方案支持RTL以及门级设计。异常时序验证解决方案先是从异步时钟域的识别开始。接下来，将根据识别结果进行时钟域伪时序路径验证，以及对组合路径的伪时序路径进行敏感性检查。CCD工具还可以按顺序检查伪路径，以及检查多周期路径规格。CCD解决方案获得了强大的Verilog/VHDL/SDC前端的支持。该工具还拥有完善的综合调试与分析GUI界面，实现设计与SDC交叉侦测与诊断......