混合信号IP设计比过去任何时候都要复杂，导致了一系列新问题的出现，暴露了设计技能、工具和流程等方面的弱点。 当今的SoC给IP创造者带来了沉重的负担，他们要满足功能、性能、功率、良品率和面积规格等要求。为简化开发流程，将混合信号IP集成到这些SoC，工程师需要额外优化的设计工具、方法和流程。
Cadence提供了综合流程，有可互用的工具与专业化的技术，来解决混合信号IP的设计难题。这些技术的核心是在市面上领先的 Virtuoso® 6.1定制设计与多模式仿真产品，它很容易使用，并且可以直接提高效率。Virtuoso工具与Encounter®数字设计和实现技术之间的可互用性优化了 模拟集约型和数字集约型芯片的设计，消除了设计迭代、减少衔接时间，降低了成本。