对应CPF的先进的Cadence低功耗解决方案技术能在绝大多数高级SoC设计中非常容易地引入低功耗设计技术。
芯片规划
Cadence InCyte Chip Estimator能实现对IC尺寸、功耗、漏电流、性能与成本的精确评估。它提供了一个结构探索环境，用户可以从中量化并对比数量繁多的芯片备选实现方案，实现技术与经济目标的平衡。整合的低功耗规划功能可促进CPF生成与完善，帮助接下来的低功耗敏感型工具。
逻辑合成Encounter RTL Compiler全局综合在缩短设计时间的同时为先进低功耗设计确保最高的晶片质量。它允许设计师使用CPF探索采用不同功耗管理技术的权衡。接着它会执行从上到下的电源域敏感型综合，同步优化时序、功耗与面积。
结构、功能与一致性检验Encounter Conformal Low Power提供低功耗结构扩展与功能检查（确认低功耗元件的正确插入与连接），以及一致性检查（提供卓越性能、高容量与易用性而不必使用测试向量）。它还能通过读取CPF，获得低功耗规格，并对设计进行确认。Encounter Conformal Low Power通过晶体管堆栈提供驱动强度检查，还能够诊断跨越电源域界限的电路问题，例如断电时隐秘的直流路径。它还支持高级低功耗设计技术，例如多供应多电压（MSMV）、电源关断（PSO）、地线关断与动态电压和频率缩放（DVFS）。
可测试性设计与自动测试向量生成通过CPF读取，获得设计功耗目标，Encounter Test Architect为特定的电源域与关断模块（PSO）自动创建不同的测试模式。它插入专用的可测试性设计（DFT）结构，实现测试期间对PSO的控制。功耗敏感型自动测试向量生成（ATPG）引擎识别低功耗结构，例如.电平转换器与绝缘单元，并生成低功耗扫描向量，降低测试时的功耗。从而在低功耗设备的测试中实现高质量的测试与最低低的功耗。
电源轨道分析Encounter Power System在整个设计与实现流程中提供了一致的、收敛的功耗与电源轨道完整性分析——跨越布图规划、电源规划、物理实现、优化与签收。它不仅帮助前端逻辑设计师获得高质量的、简单的与早期的功耗和电源轨道分析，而且帮助后端物理工程师实现全面的签收分析与晶片关联。CPF驱动的Encounter Power System是任何低功耗实现的一个关键组成部分，它允许退耦电容与器件开关功耗优化，从而降低漏电流功耗。
|
|
|