功耗已成为主要的设计约束(最全面的功耗敏感型解决方案)
不管是设计小巧的掌上无线设备、新潮的消费电子产品，还是网络与高性能计算解决方案，功耗都是所有设计的关键考量。IC功耗大大影响了设计师在功能、成本、性能、上市时间甚至可靠性等方面一展所长的能力。
因为这种重心的变化，功耗成为了目前主要的设计约束，加入了时序与面积等传统的约束行列。这意味着一个成功的设计环境与方法学必须在一个完整的、多目标的、涵盖规划到签收全过程的解决方案中同时考虑所有设计约束（包括功耗）。满足这些需求是至关重要的，不管是应用了哪种类型的功耗降低技术：基本技术（多阈值电压库与时钟门控），高级技术（动态电压/频率升降与电源关断），或者新兴技术（回授偏压与低摆幅时钟）。不管是哪种技术组合，设计团队必须在保持效率的同时积极衡量与管理风险。
一种规划、设计、验证与实现的整体解决方案
Cadence低功耗解决方案提供了一个完整的从设计到签收的方法学，先是从初期的设计规划与系统架构开始，接着是前端设计、功能验证、综合、物理实现、封装与签收。由于很多设计需要给模拟和混合信号IP集成或者添加电源控制，该解决方案支持整个流程的混合信号设计，确保连贯性与收敛性。
在C级设计探索、软件优化、RTL综合与签收的每个过程中，都会进行完整的功耗探查、评估与分析流程。在整个实现流程中，都使用功耗验证，确保一次成功。在完整的验证方法学中，通过使用静态的、动态的与形式功耗验证技术，设计团队可以消除最后一点因功耗导致的意外。
这种完全整合、高度自动化、功耗敏感的解决方案不但有业界领先的Cadence服务团队的支持，还有业界最大的专注于功耗工业联盟（功耗推进联盟与SI2的低功耗联盟）的支持。通过先进的低功耗服务（ALPS）倡议，Cadence Services一直在投资开发新的低功耗技术，并且与客户一起共同研发，使其最新设计成功实现最低功耗。
Cadence低功耗解决方案:
- 降低风险: 通过尽量减少人工干预，并使用一种稳定的评估与验证技术，设计团队能够消除功能与结构缺陷导致的晶片风险。
- 提高效率: 通过整合评估、逻辑设计、验证、自动实现与签收技术，设计团队能够保持高效率水平。
- 加快上市时间: 通过减少流程内的迭代次数，尽量避免重新投片，设计团队能实现按照预期达成快速上市的要求。
- 提高晶片质量: 在设计流程初期阶段，通过易用的“what-if”假设性探索，设计师可以得到最优化功耗结构，从而达成目标规格。在整个实现流程中，先进的多目标优化引擎帮助设计师在时序、功耗与面积目标之间实现很好的权衡。