在先进工艺节点设计中，即使设计流程中最细微的偏差，也会造成设计完整性的巨大不确定性。设计团队面临可预测性危机，比如晶片故障、性能衰减或者设计周期拖延。越来越小的晶体管与线路严重挑战着芯片的生产制造。芯片设计中日益增加的数据总量与数据密度与复杂性的提升挑战着传统布线结构的极限。而新工艺与设计创新，如高介电常数金属栅、SOI和3D封装，都加大了实现与快速开发的压力。
为解决这些问题，工程师需要一种设计环境与方法学，能在一个并行的多目标的、从规划到签收的全流程解决方案中同时考虑所有高级节点设计需求。
数字与全定制实现的整体解决方案
Cadence® 先进工艺节点解决方案提供了一套完整、一致而集中的流程，对应Encounter数字与Virtuoso定制实现技术，在设计流程的初期阶段解决可制造性设计（DFM）与系统性变量影响（光刻、CMP、热感与工艺变化）。在一个全面的预防-分析-修复流程中集成基于模型的DFM与统计技术，Cadence解决方案能完全掌控大的设计，与传统DFM封闭型解决方案相比，效率大幅提高。
为解决先进工艺节点带来的DFM问题，并提高良率，Cadence先进工艺节点解决方案提供了一种线路优化专利技术，并结合一种基于3D形状与空间的独特方法，对版图成片的真实形状进行建模、分析与优化，调整物理间距。它通过精确调整形状和间隔的方向与位置，纠正次波长生产效应。这种功能为使用分级晶圆厂的推荐设计和制造约束进行线路优化时提供了精确性与灵活性的最佳组合，从而实现最高良率与最好的晶片质量。
Cadence先进工艺节点解决方案:
- 降低风险: 将全面的DFM分析整合到流程中，设计团队可预防下游实现问题并避免重新投片。
- 提高效率: 提前预防大多数DFM问题，利用独有算法进行单CPU与多CPU加速，设计团队可提高其效率。
- 加快量产: 通过减少流程中的迭代次数，避免重新投片，设计团队可以实现迅速、可预测时间的上市与量产。
- 提高良率: 使用综合的DFM与独特的3D塑形技术，设计团队可以优化线路，实现最高的良率与晶片质量。