Cadence DFM 服务数据表 随着技术进化到40纳米及以上，设计的规模被缩小，满足在单个芯片中装下更多功能的更高要求。热点侦测比过去任何时候都更加重要，需要超越传统规则检查之外的新手段。
Cadence与TSMC的合作提供了最出色的可制造性设计（DFM）服务，包括基于模型的LPC仿真与CMP验证，面向40纳米到28纳米的工艺节点的设计。目的是帮助设计团队有效侦测光刻或CMP热点，在流片前的IC设计阶段将其修复。
光刻工艺检查 (LPC)
LPC预估设计形状的晶片图像，并侦测晶片与设计意图之间哪里的保真度存在问题，或者哪些区域在制造过程中导致了太多的变数。使用TSMC提供的专属模型，经由加密的DFM设计工具包（DDKs），会侦测到关键热点，而该信息会提供给设计师，用于在投产之前进行修复。
化学机械抛光 (CMP) 检查
CMP检查会计算多层面和长期的影响。CMP热点会以密度热分布图的方式呈现，帮助设计师理解CMP问题的根源，它有可能是金属填充实施得不够充分，或者模块或芯片的高密度与低密度区域之间变化太多。
灵活选择
在提供有资质的DFM工具满足其DFM需要之外，Cadence DFM 服务还为IC设计师提供了更高的灵活性。
提供给设计团队的DFM服务模型不需要相关知识积累，工具的学习使用非常容易，没有相关的技术负担。Cadence DFM服务目标是通过与TSMC合作提供最佳持有成本与技术专业性。Cadence DFM服务团队使用TSMC认证的工具——Cadence光刻物理分析器（LPA），为LPC与Cadence CMP Predictor实现业界领先的CMP分析。
Cadence DFM服务基础架构使用最新的TSMC DDKs用于40-28纳米节点以确保精确性。它利用了云计算网络架构，以及数百颗中央处理器单元（CPU）的运算能力，集中起来为所有所需的层及时完成全芯片LPC或CMP检查，提供最快的周转时间。硬件的基础架构可以轻松调节，以支持高级节点设计需要——不管是支持一些早期的设计尝试，还是同步进行多个大型设计。尖端的IT与安全基础架构进一步确保了客户的设计资料安全，有效防止非授权访问。
优点
- 最优惠的总持有成本：不需要投资于软件工具或者学习新工具，并使用一种多CPU的架构。
- 高效访问：提供TSMC认证的LPC与CMP分析工具的多优先级统包访问。
- 降低进度风险：通过 “pipe cleaner”允许客户及早检验模块级LPC与CMP的适用性。
- 最理想的运行时间：驾驭数百颗在我们的服务器集群中运行的专用CPU，实现快速周转时间。
- 安全：利用高度可靠和尖端的IT与安全架构，确保防止非授权访问。
- Cadence与TSMC专业技术：通过Cadence与TSMC之间的长期DFM合作，利用多年的丰富经验。
- 低风险学习体验：为设计师提供理解DFM的学习体验，同时用高级工艺节点进行设计。
- 允许修复：导出报告实现数字与定制实现流程中的自动化修复。
要了解更多关于服务定制的信息，请将电子邮件发送至：
dfmservice@cadence.com.