逻辑设计 

在IC设计周期的架构阶段所作的决策对芯片完成后的最终尺寸、功耗、性能和成本有着重要的影响。Cadence®芯片规划解决方案使得设计团队可以通过执行快速假设分析和优化设计规范，平衡这些彼此间冲突的设计目标，最终得到最优的芯片规划。BR>

时序约束针对最关键的设计目标，驱动芯片优化与评估，然而约束设计在很大程度上仍然是一个手动的、容易出错的程序。由于时序约束定义了时钟周期，因此它也是评估时钟域交错的最基本原则。Cadence®解决方案能够自动检测约束条件与时钟域交错，从而提高设计效率与质量，确保芯片功能符合设计要求。

在给定的RTL中找到性能、功耗和面积的最佳平衡点，已变得越来越复杂—尤其是在指定众多抽象层次选项与实现选项，而且同时存在着周边物理互连情况不确定性。Cadence®全局逻辑综合解决方案采用新的算法和途径，自动处理关键平衡，不论是要求同时多个设计目标，还是某些设计要求相互冲突，从而获得最优的芯片设计。

设计团队必须在从RTL代码到最后芯片生产的整个过程，确保其RTL功能设计符合要求。一致性检查引入了形式验证方法，能够完整地验证转换后的网表功能是否等价于初始RTL或网表。Cadence®一致性验证技术采用完全独立于实现的算法工作，从而能够更好的去除可能会在实现过程中引入的误报或漏掉的Bug。

实现深度的功耗降低技术会影响设计的功能，并导致在实现过程中出现逻辑和架构转换。Cadence®低功耗验证技术使用经生产验证的通用功率格式(CPF)提供功耗规范的早期验证，同时确保在整个流程中进行正确的节电逻辑和架构实现。

无论是在设计中添加或删除逻辑，或者是为了信号完整性调整布线，工程变更次序(ECO)都是有风险的、耗时的手动工序。即便只是在网表中更改，掩模中也可能没有足够的空闲元器件用于将其物理实现。Cadence® 技术解决方案将自动ECO分析、设计网表修改同全局的一致性检查相结合，使工程师能够在掩模前后的版图设计中实现ECO。通过提前了解正确实现的可行性，设计团队能够更改计划，以可行解决方案为目标，按时完成预定的设计目标。

芯片验证与良率估计系统
随着芯片制造工艺有关的要求增加，加上越来越复杂的SoC设计，使得网表综合不断出现新的问题。使得工程师不得不依靠更先进的，往往意味着更加昂贵的，实速或者延时的测试方法来保证高质量与高盈利率。

对于一个成功的SoC或者数模混合信号（AMS）设计的测试和实现，必须要求在物理和测试设计流程上具有可预测性。集成那些传统上独立的技术是必要的，从而达到并行优化并获得与下游物理和测试设计流程更为接近的结果。

与Encounter RTL Compiler 全局综合环境相似，Encounter Test提供统一的平台来评估芯片质量，包括芯片面积、时序、功耗与可测试性。Encounter Test包含三种产品技术：Encounter DFT Architect、Encounter True-Time ATPG、和Encounter Diagnostics。

DFT Architect，与Encounter RTL Compiler集成在一起，提供早期的并行的可测性设计（DFT）规划、测试、分析与验证。结合Encounter True-Time ATPG获得较好的下游实现关联性，从而得到较高的可预见性，高质量网表，较少的物理实现和测试设计流程中的循环步骤。Encounter Diagnostics，与True-Time ATPG一起工作，对于芯片开发、调试和良率优化提供最精确的诊断解决方案。它提供一个全面的精确的诊断流程，确保高效的良率评估与精确的故障分析。

Cadence Encounter前端测试与诊断开发团队有最先进的技术，整合产品所有因素，包括测试质量、消耗和功耗，给客户提供最具易用性、高生产率、可预测行的产品，帮助客户最终获利。

在今天的芯片中执行静态时序分析—其中由物理互连支配延滞方程—需要一种面向逻辑设计者的方式，令其不必了解物理设计便能证明物理效果。通过将数据纳入强大的面向逻辑设计的使用模型和分析环境，Cadence®静态时序分析能够提高生产率和准确性。

提高产品质量的同时削减设计和验证时间需要一种基于断言的RTL功能正确性形式验证方式。通过支持基于断言的方法和快速传递、无需测试向量的可预见的RTL模块构建，与进行测试向量仿真，Cadence®形式分析技术使设计团队能够节约数月的时间。

验证经常成为当今高度集成的电子系统和芯片开发的瓶颈。通过集合技术领先的流程自动化和全面的从规划到收敛(plan-to-closure)的方法，Cadence®测试向量仿真解决方案能够简化并加速验证—从单个模块到完整的芯片以及项目进行的各个阶段。

为了最大限度地提高设计可预见性和质量，工程师需要从模块扩展到芯片、系统级别和衍生项目的可重用验证IP。Cadence®验证IP(VIP)能够自动化和加速面向高级通信协议的合规性验证，提供基于度量的数据，以便阐释和报告仿真结果，并支持所有IEEE标准语言。

实现验证收敛的可预测途径，需要涵盖整个模块级别、芯片级别和系统级别的自动化规划和度量管理。Cadence®技术能够在设计实现的整个阶段同时针对设计的功能、性能和进度目标进行追踪。它能够自动进行将仿真运行、分析故障和覆盖数据，并指引导收敛。