Universal Verification Methodology (UVM)
UVM为一个新的Accellera标准，用来规定通用验证IP（VIP）的互操作性。通过消除IP之间的接口兼容来提高验证IP的可重用和效率。本标准提供的统一的验证流程受到业界的广泛支持。
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基于开放式验证方法学(OVM)的验证流程
基于IEEE 1800 SystemVerilog标准 帮助团队开发出先进的验证环境，具有更高的验证IP集成度和可移植性。 完全开放，支持多种语言，并可从区块到系统、从项目至项目进行扩展。 可以同Cadence指标驱动的验证流程和Cadence验证IP产品组合无缝地协同工作，以获得最大限度的生产效率、项目可预测性和品质。
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指标驱动的验证流程
确保验证项目的可预测性、生产效率和品质。 利用规格来创建验证计划、执行指标分析/报告、衡量进展、并使验证任务自动化。 帮助团队确定何时获得了高品质的验证。 使用符合性管理系统和Cadence验证IP产品组合，来简化指标驱动验证的采用。
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低功耗验证流程
无需破坏功能验证环境即可验证低功耗设计意图。 整合了低功耗验证计划、覆盖和调试。 支持通用功耗格式。
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基于断言的验证流程
使团队可以更早开始验证、更快消除bugs。 捕获设计意图、在接近错误根源处检测到它们、提供覆盖率信息、并实现形式分析。 支持各种业界标准语言。 包含特有的基于断言的验证IP，可简化基于断言的验证的采用。
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混合信号验证流程
Cadence推出了一个混合信号验证(MSV)流程，用于以数字为主的设计。 该流程可实现以非常接近于数字速度的速度进行高效能的混合信号验证，而且也可以用于大容量的回归测试。 Cadence® MSV流程改进了实值建模(RVM)，以满足模拟或混合信号设计的顶层验证。 使用Cadence MSV流程，工程师们能够提高整个验证过程的顶层验证表现。
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